(公式1)
低噪声放大器(LNA)正如它的名字含义那样，通过减小系统噪声系数来提高接收机的灵敏度。Friss公式表明，接收机第1级电路的噪声系数(F1)占主导作用，后级电路(即F2,F3...)的影响则逐渐减小。
(公式2)
其中，Gn代表接收链路中第n级电路的增益。
发射机和接收机通过选频双工器，或者频域双工或时域双工(TDD)的射频开关，共用一根天线。另外，在LNA之前可能会插入一个带通滤波器，用于防止被强大的带外干扰所阻塞或减敏。遗憾的是，双工器和滤波器都是无源器件，都存在一定的射频损耗。因为这些损耗发生在LNA之前，所以它们对总的灵敏度有很大的影响。因此，如果LNA噪声系数具有一定的设计余量，那么双工器和滤波器的损耗指标也许就不那么重要了。
除了低噪声外，其它重要的性能参数还包括增益和线性度。无线基础设施通常包含一个塔顶安装的LNA，这个LNA需要通过一根长电缆连接到地面的无线电小屋，因此，为了克服电缆损耗，最好具有较高的增益。线性度之所以重要，是因为在塔周围的射频频谱非常拥挤，因为要与其它无线服务共享基站。
本文的目的是要表明，从性能和成本角度考虑，单级GaAs PHEMT微波单片集成电路(MMIC)是实现无线基础设施使用的3.5GHz LNA的最佳解决方案。
MMIC器件
图1显示了安华高公司MGA-635P8 MMIC的内部和外部电路。内部电路由制造在同一裸片上的一个共源共栅放大器(AMP)和一个有源偏置调节器(BIAS)组成。共源共栅拓扑结构主要是根据3.5GHz时大于15dB增益这个要求设计的，因为以前采用相同的GaAs增强型伪形态高电子迁移率晶体管(ePHEMT)工艺的共源(CS)设计只能达到约13dB的增益。虽然两级共源电路可以通过级联达到期望的增益，但共源共栅拓扑结构具有电流再使用的额外优势，即同一电流流经两级电路。
图1：(a)LNA电路和(b)PCB和元件。
在一些接收机实现中，当输入信号很强时，LNA之后的增益级电路将被射频开关旁路掉。开关切换引起的LNA负载匹配(ΓL)的变化将被传回到输入匹配(S11)，因为该器件为非单向型(即S12≠0)。天线和输入滤波器都是对端接非常敏感的器件，它们可能因S11变化而失谐。当S12接近于零时，S11对负载变化的敏感度会降低，(公式21) (当s12→0)。
共源共栅拓扑的反向隔离是共源拓扑的1/200至1/2000，这是选择共源共栅拓扑的第二个原因。由于直接转换接收器对本地振荡器的自混频较灵敏，所以此器件同样能从较好的隔离中受益。
共源共栅拓扑中的每个FET都只能得到总供电电压Vdd的一半。因此，在低电压工作时，共源共栅拓扑的增益和线性度可能要比共源拓扑低。EPHEMT是实现共源共栅的理想选择，因为其增益和线性度在Vds≥2V时非常稳定。共源共栅输出要与串联RC网络级联起来，以便提高工作频率以上的稳定性。
MMIC采用了成熟且极具成本效益的0.25μm工艺制造，其增益带宽乘积fT超过30GHz。除了尽量减少达到目标增益所要求的电路级数外，较高的fT也有利于实现低噪声系数。另外，通过加倍金属厚度，可以最大限度地减小电路互连中产生的Johnson噪声。这种0.64x0.64mm芯片安装在8引脚的方形扁平无引脚(QFN，2x2x0.75mm)塑料封装内。
内部偏置调节器允许通过RBIAS或外部施加的偏置电压VBIAS控制LNA静态电流(Ids)。调节器的低电流驱动要求(IBIAS≤1mA)与大多数CMOS器件兼容，并且可以在时域双工(TDD)应用中使用5V逻辑切换LNA(断开LNA可以防止发射期间由于栅极电流增加引起的金属迁移)。器件阈值电压(VT)、前向跨导(gm)和RDS(导通)会随温度变化以及晶圆不同而改变，进而逆向改变工作点。在此设计中，在一颗芯片上集成偏置调节器和LNA有助于稳定工作点，因为VBIAS和VGS电压可以通过相互"镜像"来补偿热漂移和不同晶圆批次之间的gm变化。
片外电路
匹配、射频去耦和偏置功能总共需要12个片外元件，因为这些功能无法集成在芯片上(表1)。
表1：LNA评估电路的物料清单。
C3、C6和L1提供栅极偏置的射频去耦。C1-L3 L网络将器件S11转换为Z0，如图2所示。输入的中频带有意偏移完美的匹配状态，以便能够"环绕"Smith图中心以获得更宽带宽。高通拓扑结构可以复现低频(LF)工作。
图2：仿真得到的输入匹配轨迹。
器件ZOUT在f0时已经接近50Ω，因此不需要进一步匹配。C2和L2则分别用作隔直器和扼流圈。它们还隐含有高通特性，可进一步增强LF稳定性。在第一次设计迭代过程中，L2用的是一个0402绕线电感，这将在最低频点(11GHz)形成0.94的Rollett稳定系数(k)。当L2在后来的原型中用多层0402电感代替时，这个最低系数k在10GHz可轻松的提高到1.2(见图3)。我们认为这个多层电感在10GHz点具有更低的Q(品质因数)是稳定性提高的根本原因。图3中的仿真结果支持这一推测，即通过选择更低Q值的L2可以提高稳定系数k。
图3：仿真得到的k与频率的关系：L2降低Q值的函数。10GHz时，将QUL从25降低至5可以提高稳定系数k。
为L1-L3选择的芯片电感应具有比f0更高的自谐振频率(SRF)。如此谨慎的做法可以确保3.5GHz处电感的运转状态具有可预测性。
由于输出和输入引脚的偏置电压来自同一电源(Vdd)，因此，一部分输出信号可能通过传导的方式沿着公共的直流通路返回到输入端。输出和输入信号的相量叠加可能形成增益纹波，甚至低于f0的振荡。为了避免电源上发生意外的输出至输入反馈，需要使用去耦电容C3-C6将交流信号旁路到地。小电容和大电容的组合使用可以在更宽的频谱上实现有害信号的抑制。
尽管输入匹配电路具有高通响应特性，但其有限的带外抑制允许一定程度的低频信号渗入。由于FET栅极在低频时接近开路，所以信号将被反射回源极。由于入射和反射的输入信号在频率范围内存在相位变化，因此它们的矢量叠加将在输入反射系数(ΓIN)上产生纹波，如图4所示。在纹波尖峰超过单位1的频率点，放大器可能会变得不稳定。由此可以知道，稳定性判据k在受影响的频率处也将小于1。由R2和C6组成的解决方案给反射信号提供了电阻端接，因此可以降低f0以下的纹波。
图4：在增加R2-C6低频端接网络之前和之后测得的输入反射系数。
为了在时域双工(TDD)模式下切换LNA，RBIAS的Vdd端可以被重新连接到0/5V控制逻辑。切换时间受RBIAS和C6的大时间常数(τ=RBIAS·C6)限制。为了实现更快的导通，C6可以减小到与C3相同的值。在此评估板上，C6值为10pF时，测得的导通时间约为0.6μs。
面积为21.5x18mm2的PCB在10mil的Rogers RO4350材料上使用了带共面地的微带线。这种价格适中的基板具有适度的射频性能，并且与FR4制造工艺兼容。由于RO4350 PCB本身较薄而太柔软，因此需要在其地平面侧粘贴一块1.2mm厚的FR4附加层进行加固，使PCB叠层足够厚(1.45mm)，以适合使用标准边缘安装(edge-launch)射频连接器的滑合座。
MMIC底部的中央板和引脚4必须使用尽可能短的路线连接到射频地，以尽量减小有害的寄生效应。如果在MMIC和PCB地平面之间存在明显的寄生电感，可能出现包括增益下降和频率大于10GHz的振荡等问题。在MMIC下方直接放置4个过孔就可以实现到底部地平面的连接。根据良好的射频使用习惯，所有未用的MMIC引脚也都连接到地。
元件和PCB建模
为了尽量减少甚至避免实际的调整，在建立原型之前需要通过仿真设计片外电路。预测潜在问题(如带外不稳定性)还有助于避免将错误的PCB版图提交给制造部门。
为了便于匹配电路的设计，需要通过测量处于典型偏置条件下的定制设计夹具上的物理器件获得MMIC散射参数(s2p)。这种特征化夹具使用与原型LNA相同的PCB材料(10mil RO4350)。在利用穿透反射线(RTL)技术从原始数据中除去夹具效应后，生成的s2p数据就反映了器件及其PCB封装外形(即器件下方的安装焊盘和基板)。然后把s2p文件导入安杰伦科技的ADS2006A软件用于电路仿真。
在第一次仿真迭代过程中，可以采用简化的等效电路对片外元件进行建模。虽然制造商提供的s2p文件可以用于构建这些RLC无源器件的模型，但它们缺乏随时修改元件值的便利性，可能减慢仿真器中的调谐过程。另外，电容制造商提供的s2p数据在有效性方面有严格的限制，因为它沿着芯片长轴只有一个参考面，所以其只对于并联电容才是准确的。因为串联在射频通路中的电容是真正的双端口器件，需要两个参考平面，即一个端子需要一个参考平面，所以这种数据无法准确地表述这种电容。
通过直观地选择最重要的寄生元件，可以创建简化的RLC元件等效电路，正如Rhea描述的那样。由2个或3个元件的等效电路组成的这些元件模型只能解决基频谐振，而现实世界的无源元件具有多种更高的谐振频率。更精确的建模技术(如基于测量的模型)可以覆盖多种更高的谐振频率，但是要求额外的测量和计算机优化来开发。为了设计LNA阻抗匹配电路，可以容忍简单模型的频率限制，因为我们主要是对f0周围的频率范围感兴趣。值得注意的是，制造商提供的许多s2p文件也是频率受限的。
电感模型使用了最接近f0的频率点(通常是1.7GHz或1.8GHz，具体取决于制造商，这在数据手册中可以找到)规定的QUL典型值，然后可以使用Q∝√f关系外推到3.5GHz以上。电感的寄生电容(Cpst)从公布的SRF典型值计算得到，但需要增加额外的0.1pF，以代表与PCB焊盘有关的寄生电容。电容模型中的寄生电感(Lpst)遵循供应商软件中提供的值。
结果与讨论
原型在以下条件下进行评估：5V供电电压，3.5GHz中心频率和室温。通过使用3.3kΩ的RBIAS值将器件电流Idd设置为60±5mA。
最首要的设计目标是同时达到良好的反射损耗(IRL<-15dB)和低噪声水平(F<1dB)。这个要求最初来自双工器或滤波器对端接敏感的基站(BTS)市场部分。较老的基站实现通常依赖位于平衡LNA输入端的隔离器或积分耦合器同时实现低反射损耗和噪声系数。但是，鉴于成本和空间的考虑，较新的实现设法取消了隔离器或积分耦合器。在图5中，在3.5GHz处测得的性能是：IRL=-16dB,ORL=-12dB和ISO=-32dB。在约300MHz处产生的最小反射损耗低于目标要求，然而并不需要重新调谐输入匹配电路，因为其它要求已经满足。除此之外，还需要有比普通E12更高粒度的LC值，将中频带搬移到准确的3.5GHz。测量得到的ISO要比同样尺寸的单个EPHEMT好13dB左右。
图5：测量和仿真得到的输入反射损耗(IRL)、输出反射损耗(ORL)和反向隔离(ISO)与频率的关系。
在3.5GHz测得的噪声系数稍低于1dB。由于前述的输入匹配误差，最小值被偏移到3GHz。最小的F要比单个PHEMT参考约低0.1dB。最大增益17.6dB发生在2.6GHz，但保持了15.6dB的足够增益。
对最终的LNA潜在的不稳定性进行了彻底研究，结果见图6所示的图形。在通带之外，增益单调地下降，其较小的拐点位于14GHz和18GHz。造成峰值的可能原因是元件谐振和输入输出耦合，但当这些峰值低于单位增益时，在尺寸不合适的金属外壳中空腔共振风险很小。从图7还可以看出Rollett稳定系数(公式31)，稳定性指标D=|S11S22-S12S21|。这两个指标都是根据测量到的板级s2p计算出来的。由于测量表明在整个评估的频率范围内k>1和D<1，因此，能够保证带正实数部分的任何端接都具有绝对稳定性。
图6：测量和仿真得到的噪声系数(F)和增益(G)与频率的关系。
图7：测量和仿真得到的增益(G)、Rollett稳定系数(k)和稳定性指标(D)与频率的关系。
由于接收机元件具有非线性，相邻通道信号可能形成三阶互调失真(IMD3)。由2f1-f2或2f2-f1关系确定的非线性不可能被滤除，因为它们非常接近有用信号。线性度的一个关键指标三阶交点OIP3被定义为基频信号功率(Pfund)和IMD3功率理论上的交叉点。在线性区域，OIP3可以利用公式3从IMD3幅度计算得到：
(公式3)
其中，ΔIM是基频信号功率和互调产物功率之间的差值(单位dB)。
评估这个设计时使用了位于3500MHz和3501MHz的两个输入声调。然而，不希望有其它频率间距去明显改变结果。如图8所示，在由Pi<-4dBm包围的线性工作区域内，OIP3≥35dBm。这要比单个PHEMT低1dB，这个值非常显著，因为VDS在共源共栅拓扑中只有一半。IMD中的零点或最佳点位于-6dBm输入驱动点，表明这是AB类操作。形成零点的原因是小信号IMD和大信号IMD在饱和开始时处于异相状态。
图8：测量得到的输出功率(Po)、三阶互调功率(IMD3)和三阶交点(OIP3)与频率的关系。
通过降低G和增加F使接收机减敏的阻塞现象可以由异步干扰源(如共享同一铁塔的强大的发射机)或同步源(如经过同时具有收发功能的收发器中的循环器或双工器泄漏的信号传输)造成。因此，具有高增益抑制阈值的元件可以更加有效地抵抗阻塞。增益抑制主要是由放大器中的非线性转移特性造成的，随着作为次要因素的散热渐增，放大器将被驱动到线性范围之外。
图9显示了+19dBm的输出1dB压缩点(P1dB)，其类似于参考的单个EPHEMT。尽管共源共栅拓扑结构具有更低的VDS，还是获得了很高的P1dB，因为GaAs更低的体积电导率具有更少的热量损失，以及ePHEMT低膝点电压(0.3V)在钳位之前允许更大的电压摆幅。允许电流Id像AB类功放那样与功率的平方成正比(即Id∝Po2)，也导致了更高的P1dB，在类似的设计中显示了在2.4GHz处有4dB的改善。
图9：测量到的G和Id与输出功率(Po)的关系。
本文小结
至此，已经用低成本、QFN2x2封装的MMIC成功设计出了具有优良噪声系数、增益和线性性能的3.5GHz LNA。结合芯片级的偏置调节器、ESD保护和稳定性网络，可以将外部元件数量减少到12个。安华高的GaAs EPHEMT专有工艺可以在不降低增益、功率和线性度的条件下用单级电路实现+15dB的增益，这是因为共源共栅晶体管仅工作在VDD的一半。在3.5GHz频率点，共源共栅拓扑结构与相同栅极宽度的单个EPHEMT相比，具有可观的增益和隔离优势。未来的工作将专注于输入匹配误差的校正，和在较宽电源电压范围内进行定性分析。