FPGA以其体积小、集成度高、功耗低、速度快、可无限次反复编程等特点，被广泛用于复杂系统的设计，已成为开发电子产品的首选器件。随着IC工艺的不断发展，FPGA器件的性能越来越高、速度越来越快，其外围配套芯片的性能也随之不断提高。由于整个电路系统时钟频率的提升，信号的电平切换速度不断加快，信号的边沿不断变陡，电磁兼容性的要求也不断提高，因而电路板的板层特性、器件布局以及高速信号线的布线策略成为影响FPGA系统信号质量的重要因素。设计人员在进行FPGA开发板设计时，必须考虑到传输线效应引起的反射、串扰、信号延迟等信号完整性问题，通过仿真技术对电路板进行信号完整性分析，并通过材质、器件、布局的调整，提前解除设计隐患。
1 信号完整性
信号完整性是指信号在信号线上的质量，即信号在电路中能以正确的时序和电压做出响应的能力。如果信号能以要求的时序、持续时间、电压幅值到达接收端，则认为电路具有良好的信号完整性，否则认为信号完整性差[1]。
2 影响信号完整性的因素
在高速电路中，由于传输线效应等因素的影响，信号质量会大大降低，信号的完整性往往无法满足实际需求。传输线效应指信号反射、延迟和时序错误、过冲、串扰、电磁辐射等。在电路系统中，传输线是由两条具有一定长度的导体组成回路的连接线，其电流返回到地或电源，通常也可称为延迟线，其主要任务是有效传输信号。从实践经验中得知，一旦传输线的长度大于驱动器上升时间或者下降时间对应的有效长度的1/6时，则可认为信号为高速信号并产生传输线效应[2]。所有信号完整性相关的传输线效应都与下面四类特定噪声源中的一个有关。
2.1 单一网络的反射
在信号路径或返回路径上，一旦阻抗发生变化，信号就会在变化处产生反射，并在通过互连线的剩余部分时发生失真。如果阻抗改变的程度足够大，则失真会导致错误的触发。使阻抗发生改变的情况有：线宽变化、层转换、返回路径平面上的间隙，接插件，分支线、T形线或桩线，网络末端等[3]。通过采用使路径阻抗保持不变的拓扑结构(如菊花链结构)，或在关键地方放置电阻(端接匹配)可以有效控制反射。
2.2 多网络间的串扰
当网络传播信号时，有些电压和电流能传递到邻近的静态网络上，即使动态网络上的信号质量非常好，一些信号也会以有害的噪声形式耦合到邻近的静态网络上[3]。通过优化相邻信号线的物理设计，遵守高速信号线布线的“3W原则”，可以有效减少耦合，从而减小串扰。
2.3 电源分配系统中的轨道塌陷
当通过电源和地路径的电流发生变化，如芯片输出引脚电平切换时，在电源路径和地路径间的阻抗上就会产生一个压降，这个压降就是电源与地间的电压减小或塌陷。减小轨道塌陷的方法有：减小电源层和底层间介质的厚度；芯片周围添加去耦电容等[3]。
2.4 来自原件或系统的电磁干扰
当板级时钟频率在100 MHz～500 MHz时，电路板极有可能干扰通信，所以必须降低它的电磁辐射。前面所提的三个信号完整性因素也同时是电磁干扰的根源，因此通过减小反射、串扰和轨道塌陷也能降低辐射。

3 信号完整性仿真
信号完整性仿真是指使用仿真软件将芯片、信号传输链路的模型连接到一起，进行初步的信号质量预测。合理进行电路建模仿真是最常见的信号完整性解决方法。在高速电路设计中，仿真分析越来越显示出优越性。它给设计者以准确、直观的设计结果，便于及早发现问题并及时修改，从而缩短设计时间，降低设计成本。
4 基于HyperLynx的信号完整性分析方法
4.1 HyperLynx简介
HyperLynx是Mentor Graphics开发的一款板级信号完整性的仿真工具，也是业界应用最为普遍的高速PCB仿真工具。它兼容Mentor/Cadence/Zuken/Protel等所有格式的PCB设计文件，从设计初期的网络拓扑结构规划、阻抗设计、高速规则定义与优化，直到最终的板级验证等工作均可在其中完成[4]。HyperLynx可以进行损耗传输线的精确仿真，支持IBIS模型和HSPICE模型，可以使用过孔模型，允许多种激励源，可以分析信号的眼图、抖动以及EMC(电磁兼容性)辐射。
它包含前仿真环境（LineSim）、后仿真环境（BoardSim）及多板分析功能，可以帮助设计者对电路板上频率低至几十兆赫兹、高达千兆赫兹以上的网络进行信号完整性与电子兼容性仿真分析，消除设计隐患，提高设计一版成功率。LineSim用在布线设计以前约束布线和各层的参数，设置时钟的布线拓扑结构，选择元器件的速率，诊断并避免信号完整性、电磁辐射及串扰等问题；BoardSim用于布线以后快速分析设计中的信号完整性、电磁兼容性和串扰问题，生成串扰强度报告，区分并解决串扰问题。
4.2 实例分析
下面通过介绍一款基于Altera EP2C20 的FPGA开发板的设计实例，对在板级设计中如何运用HyperLynx进行信号完整性分析予以说明。
在板级设计中，为保证信号的完整性，需要在以下三个阶段进行信号完整性分析。
4.2.1 LineSim预布线仿真
在系统原理图设计完毕以后，需要利用HyperLynx的LineSim工具在PCB布局布线前进行仿真，以便建立布局布线约束、计划叠层，并在电路板布局之前优化时钟、关键信号拓扑和终端负载，在第一时间预测和消除信号完整性问题。具体的步骤是：
(1)建立Cell-Based原理图。通过Stackup设置PCB叠层参数，这个参数可以向PCB制板厂家了解。
(2)进行LineSim反射仿真。
①建立一个单一网络，如图1(a)所示（这里显示的是对FPGA到SDRAM_D0线的仿真情况），指定输入端和输出端的模型及引脚，设置传输线模型（Microstrip）及属性（如长度、高度等信息）。
②点击仿真按钮，打开仿真界面，设置时钟为50 MHz，仿真结果如图1(c)所示。观察仿真效果可以发现信号的过冲和振铃还是很严重的，所以下一步需要在传输线上增加一个端接电阻进行匹配。
③回到Cell-Based原理图，在传输线上增加一个端接电阻如图1(b)所示，具体的阻值可以根据仿真波形的效果调整（此处选择的是50 Ω）。
④再次仿真后可以观察到过冲得到了有效控制，如图1(d)所示。在仿真过程中可以调整传输线的长度和端接电阻的阻值，以达到一个理想的仿真效果。

(3)进行EMI测试。在仿真波形达到一个较好的效果后，可以检查一下EMI测试效果，设置频率为50 MHz，测试结果显示符合FCC及CISPR标准。
(4)进行LineSim串扰仿真。
①建立一个多网络Cell-Based原理图。三个网络要划分到一个组里，分别设置好输入端和输出端的模型和管脚、端接电阻以及传输线的参数（包括不同网络间的线间距，单一网络的线长等）。
②进行串扰仿真。点击仿真按钮，设置时钟为50 MHz。放大视图观察波形，可以看到两边攻击线对中间的受害线产生了微弱的串扰（小于200 mV），改变线间距、端接电阻后再仿真可以看到串扰结果的变化。
通过在LineSim中的反射、串扰和EMI仿真，可以初步确定被测网络的布线长度、宽度、线间距以及是否端接和阻值，对后面的布线有重要的参考意义。
4.2.2 BoardSim布线后仿真
按照LineSim仿真结果的要求设置好布线约束之后，就可以进行PCB设计。在进行完PCB设计后，要利用HyperLynx的BoardSim软件进行布线后仿真，以求达到最接近真实效果的仿真结果。在制板前再次检验设计的信号完整性。
(1)首先通过PADS Layout导入原理图，并通过名称映射设置各元器件的类型。
(2)进行BoardSim反射仿真。选择待仿真的网络，并设置输入端和输出端的模型。
(3)通过模型设置窗口还可以进行端接方式的选择，在此不作详细演示。
(4)再次检查EMI仿真的效果。由于布线策略已遵守了前面LineSim仿真结果的要求，且增加了端接电阻，因此可以看到这里的EMI较LineSim仿真时有所减小。
(5)进行BoardSim串扰仿真。选择要进行串扰分析的网络，并点击串扰仿真按钮，这时系统会自动标记所选定受害线两端的攻击线，在设置输入端和输出端模型时，注意保持受害线为低电平，其他攻击线为方波，这样便于观察串扰影响。
(6)串扰分析比较复杂，所以速度较慢，从结果可以看到端接后的串扰比较小（小于100mV）。
由于之前PCB的设计已经遵守了LineSim仿真所设置的布线策略及约束，所以BoardSim仿真的结果比较接近于真实情况，可以帮助设计者在制板之前对自己的设计有一个比较准确的把握，并根据仿真结果对PCB设计作进一步修改。
4.2.3 装配后检测
进行LineSim仿真和BoardSim仿真后可以确保电路板的SI 设计品质，在电路板装配完成之后，仍然有必要将电路板放在测试平台上，利用示波器或者TDR（时域反射计）测量，将真实电路板和仿真预期结果进行比较。这些测量数据可以帮助设计者改进模型和制造参数，以便在下一次预设计调研工作中作出更佳（更少的约束条件）的决策[5]。
在进行FPGA开发板设计时，正确使用信号完整性分析工具可以帮助设计者在板级设计的各个阶段有效地发现并解决影响信号质量的设计隐患，对提高板卡信号质量、缩短开发周期、节省开发成本具有重要意义和实用价值。
参考文献
[1] 王洛欣.高速并行总线接口的信号完整性分析与设计[D]. 西安：西北大学，2006.
[2] 雒勇，南秀娟.高速电路板信号完整性设计及仿真[J].中国航空计算技术研究所，2010(2).
[3] 李玉山，李丽平.信号完整性分析[M].北京：电子工业出版社，2004.
[4] 胡启翔.高速数字电路的信号完整性分析及其应用[D]. 天津：天津大学，2007.
[5] 李晓晶.确保信号完整性的电路板设计准则[J].中国新技术新产品，2009(18)：25