摘 要:介绍了采用title="TMS320C31">TMS320C31和80C196双CPU构成的高速实时控制系统的基本构成，给出了TMS320C31、80C196与双口RAMIDT7140之间的接口电路，IDT公司双口RAM系列的中断逻辑设计以及DSP与80C196之间采用双口RAM进行高速数据通信的软件实现。该控制系统可应用于对实时性要求很高的系统中。
关键词:DSP 双口RAM 高速实时 中断
DSP也称数字信号处理器。TMS320C31是TI公司的第三代DSP芯片，它的基本结构包括:(1)程序空间与数据空间分开的总线结构，可以对程序存储器和数据存储器这两个独立的存储器进行独立编址、独立访问;(2)流水线结构，以三级流水线操作为例，在每个指令周期内，三条不同的指令都处于激活状态，但处于不同的阶段，分别为取指、译码和执行;(3)专用的硬件乘法器，使乘法可以在单周期内完成;(4)特殊的DSP指令;(5)快速的指令周期，可以达到33.3ns，即每秒能执行60M条指令。
由一片TMS320C31加上存储器、模/数转换单元和外设接口就可以构成一个完整的控制系统，但这种方案若要达到高速实时控制则是不可行的。因为TMS320C31除了要完成复杂的算法，还要采集处理数据、控制外部系统中的执行机构和实现人机接口等功能，而这些工作势必会大大延长系统对控制对象进行控制的周期。所以我们采用TMS320C31和一个通用微处理器80C196一起来作为这个高速实时控制系统的CPU。其中80C196作为主机，负责数据的采集处理、外部系统中执行机构的控制和驱动以及人机接口等功能;TMS320C31作为从机，负责复杂算法的实现。这样可以使TMS320C31专注于算法的计算，充分利用它高速数据处理的能力。TMS320C31与80C196之间通过双口RAM进行高速数据通信，之所以采用双口RAM是因为这种通信方式数据传输的速率很高，并且抗干扰性能较好。
1 系统构成
系统主要由两大模块组成:算法模块和输入输出控制模块。算法模块以TMS320C31为核心构成，是整个系统的计算中心，负责复杂算法的实现;输入输出控制模块以80C196为中心构成，负责数据的采集处理、外部系统中执行机构的控制和驱动以及人机接口等功能。算法模块与输入输出控制模块之间通过双口RAM IDT7140进行高速数据通信。算法模块从输入输出控制模块处获得算法所需的输入数据(即实时采样到的数据)，然后将计算结果送给输入输出控制模块，最后再由输入输出控制模块控制各执行机构。
2 TMS320C31、80C196与双口RAM IDT7140之间的接口电路
如图1所示，IDT7140有两组完全对称的地址线、数据线和控制线，TMS320C31与左边这组线相连，80C196与右边的那组线相连。TMS320C31给IDT7140分配的地址空间为0x100000H～0x1003ffH。通过GAL16V8对 A[20，23]和外部存取选通信号/STRB进行译码，给出IDT7140的片选信号/CEL。IDT7140通过/BUSYL和/BUSYR引脚接高电平，工作在中断方式。IDT7140的中断信号/INTL可以与TMS320C31的某个外部中断引脚直接相连(这里将外部中断1即INT1分配给双口RAM IDT7140)，具体原因将在第3部分进行说明。80C196给IDT7140分配的地址空间为0xA000H～0xA3ffH。通过GAL16V8对 AD[12，15]和外部存储器读信号/RD进行译码，给出IDT7140的片选信号/CER。因为80C196的/WE在写周期为低电平，读周期为高电平，与IDT7140的R/WR定义一致，所以/WE可直接与R/WR相连，作为IDT7140右边的读写控制信号。IDT7140的中断引脚/INTR接到80C196的外部中断。
3 双口RAM IDT7130/40的中断逻辑设计
双口RAM必须采用一定的机制来协调左右两边CPU对它的读写操作。IDT公司的双口RAM系列用中断、硬件、令牌和软件这四种方式来协调双方。在TMS320C31和80C196双CPU构成的高速实时控制系统中，IDT7140采用的是中断方式。下面介绍IDT双口RAM系列的中断逻辑设计。
如图2所示，IDT双口RAM的中断逻辑实际上是由与非门组成的两个基本RS触发器所构成。在所有的IDT双口RAM芯片中，内存的最高两个单元被用作为 左右两边CPU的中断信箱。以1K双口RAM为例，这两个单元为3FEH和3FFH。其中3FEH为左边CPU的中断信箱，3FFH为右边CPU的中断信箱。各CPU只能读自己的中断信箱，写对方的中断信箱;而不能写自己的中断信箱，读对方的中断信箱。当左边CPU向右边CPU的中断信箱3FFH单元写入数据时，图2中/WR置0，则IRn+1置1，指向右边CPU的中断信号有效;当右边CPU从自己的中断信箱3FFH单元读数据时，图2中/RR置0，则IRn+1置0，指向右边CPU的中断信号被清除。同样地 ，右边CPU对左边CPU中断信号的设置和清除也是如此，只不过是把上面的3FFH单元换为3FEH单元。其真值表如表1所示。
从图2和表1中不难看出，指向右边CPU的中断信号从被置为低电平那一刻起一直有效至右边CPU来读3FFH单元。TMS320C31要求一个外部中断必须至少持续一个H1周期保持为低电平，以便让TMS320C31来确认。如果外部中断信号在一到三个H1周期之内保持为低，那么只有一个中断被确认;如果在三个或更多个周期内保持为低，则可以确认多于一个中断。所以IDT7140提供的中断信号的有效时间可以满足TMS320C31的要求，这样IDT7140的/INTL引脚就可以和TMS320C31的/INT1直接相连。但与此同时也要求TMS320C31尽快地服务IDT7140的中断申请，以免一个中断申请被误认为多个中断申请。
4 TMS320C31与80C196之间采用双口RAM进行高速数据通信的软件实现
从图2中我们得知，左边CPU写右边CPU的中断信箱3FFH单元时，双口RAM会给右边CPU发一中断信号;同样，右边CPU在写左边CPU的中断信箱3FEH单元时，双口RAM也会给左边CPU发一中断信号。以左边的TMS320C31为例，在它获得外部中断信号INT1后，它并不知道右边的80C196是刚开始占用双口RAM还是用完了要释放使用权，或是其它别的意思。所以双方事先应有一个简单的协议，例如右边CPU在3FEH单元中(或左边CPU在3FFH单元中)写“FFH”代表右(左)边正占用双口RAM，写“11H”代表要释放使用权，或者还可以有更多的数据含义的定义，视两边CPU通信内容的复杂程度而定。例如在这个高速实时控制系统中，还定义了“88H”和“55H”来表示其它的含义。这样，在中断服务程序里，就可以做相应的操作。下面以TMS320C31为例来说明数据通信的软件实现，程序流程如图3和图4所示。
随着各种复杂算法的应用越来越广泛，DSP的应用也会越来越普及，各种不同的多CPU系统不断涌现。在这些系统中，双口RAM以它方便、快速的特点将成为很多多CPU系统中的通信途径。
参考文献
1 TMS320C3X User’s Guide. Texas Instruments，1991
2 张雄伟. DSP芯片的原理与开发应用.北京:电子工业出版社，1997
3 David C. Wyland.DUAL-PORT SRAMs SIMPLIFY COMMUNICATION IN COMPUTER SYSTEMS.WWW.IDT.COM
4 李小青.双口RAM在多CPU计算机测控系统中的应用.微计算机信息，1999；15(1)：54～56