樱木花道长

不忘初心,方得始终

verilog之可综合与不可综合

可综合的意思是说所编写的代码可以对应成具体的电路,不可综合就是所写代码没有对应的电路结构,例如行为级语法就是一种不可综合的代码,通常用于写仿真测试文件。建立可综合模型时,需注意以下几点:不使用initial不使用#10之类的延时语句...

Verilog基础知识汇总二(运算符)

1. 算术运算符(和C语言类似) +:加法运算符; -:减法运算符; *:乘法运算符; /:除法运算符; %:求余运算符,要求%的两侧都是整型数据2. 关系运算符,一般用于条件判断语句 > 大于;<小于; >=大于等于;<=小...

Verilog基础知识汇总一

主要介绍组合逻辑与时序逻辑,模块定义,端口定义,信号类型的定义
Baidu
map