樱木花道长

不忘初心,方得始终

基于FPGA的计算器设计3——(逐位输入与输出控制模块)

之前写了两篇关于计算器的模块,一个是键盘扫描,一个是数码管消零,今天我总结一下第三个模块,也就是标题写的逐位输入与输出控制模块。我们平时使用过计算器都应该了解,我们每按一个键,显示屏上就多一个数,并且新输入的键放在了最低位,以前输入...

基于FPGA的计算器设计——(数码管消“0”)

我在上一周做了一个数字钟的实验,当时也用到了数码管,我的开发板上有6个数码管,正好2个给小时,2个给分钟,2个给秒。每一个数码管都有自己的任务,所以就不用考虑消“0”的问题了。但这一次做计算器不一样,比如说:我要输入12,如...

基于FPGA的计算器设计一(矩阵键盘模块)

这周做了一个计算器的实验,目前可以正负实现数的加减乘除,以及定点小数的加减乘除,精度不高还在进一步完善,今天先把矩阵键盘扫描的模块总结一下,明天继续优化。 这是一个大概的模块划分和数据流向图,我们首先要通过矩阵键盘扫描来确定按...

数字钟二----走时与调时融洽相处

PRJ_6_Dig_CLK.zip 昨天大致说了一下数字钟的大体模块划分,以及为什么要进行模块化设计。其中几个模块都是比较常见而且简单的,系统时钟模块就是对板级时钟通过计数的方式分频,分成各种需要用到的慢时钟,其中用到的一个比较重要...

小小数字钟之我们为什么要模块化

最近在武汉至芯参加FPGA就业班培训,正好赶上至芯的优惠大酬宾,只要6000的学费,心里还是蛮开心的,虽然以前自学过一段时间的FPGA,但是学的零零散散,不成体系,基础不牢。来这边快有半个月了,学到的第一件事就是模块化的设计,感觉对...

verilog之可综合与不可综合

可综合的意思是说所编写的代码可以对应成具体的电路,不可综合就是所写代码没有对应的电路结构,例如行为级语法就是一种不可综合的代码,通常用于写仿真测试文件。建立可综合模型时,需注意以下几点:不使用initial不使用#10之类的延时语句...

Verilog基础知识汇总二(运算符)

1. 算术运算符(和C语言类似) +:加法运算符; -:减法运算符; *:乘法运算符; /:除法运算符; %:求余运算符,要求%的两侧都是整型数据2. 关系运算符,一般用于条件判断语句 > 大于;<小于; >=大于等于;<=小...

Verilog基础知识汇总一

主要介绍组合逻辑与时序逻辑,模块定义,端口定义,信号类型的定义
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