RSIC CPU的初级解密一（指令篇）
CPU是一个神秘而强大的东西，在我们的生活中，几乎每个人都离不开CPU了，电脑里有CPU，手机里有CPU，尤其对于我们从事电子设计行业的人来说，CPU更是与我们密不可分，我们最开始接触的51是一种CPU，stm32是一种CPU...
发表于 2016/8/30 18:37:12
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基于FPGA的串口通信时序设计
这篇博文主要总结一下串口通信的收发时序。上周基于IIC，SPI，RS232串口写了几个简单的小实验，感觉对于这种常用协议的写法大体上都差不多，主要是读懂时序图，然后根据时序图，用HDL语言描述出来就可以了。之前写过一篇IIC的博客，因为II...
发表于 2016/8/30 1:37:45
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基于FPGA频率可调的信号发生器设计
今天做了一个信号发生器的实验，可以产生任意频率的信号发生器（需要通过改参数实现），在总结信号发生器的设计之前，我们还需要介绍两个小东西：单口rom和mif文件。 1、单口rom rom，read o...
发表于 2016/8/18 23:30:04
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初识IIC之EEPROM的读与写
一、IIC设计介绍1.1 IIC总线协议 IIC协议与接口在实际工程中得到广泛应用，例如数据采集领域的串行AD，图像处理领域的摄像头配置，工业控制领域的X射线管配置等。此外，由于IIC协议占用的IO资源少，连接方便，所以工程中也常...
发表于 2016/8/17 10:25:03
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基于FPGA的计算器设计之大结局---（BCD转二进制与计算模块）
不知道为什么AET的网页这两天经常进不去，所以开始尝试着用open live writer来写博客，这是我open live writer 的处女作，也不知道效果怎么样，各位有兴趣的看官将就着看一看吧，嘻嘻。 这是计算器的最后一...
发表于 2016/8/16 10:15:00
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基于FPGA的计算器设计3——（逐位输入与输出控制模块）
之前写了两篇关于计算器的模块，一个是键盘扫描，一个是数码管消零，今天我总结一下第三个模块，也就是标题写的逐位输入与输出控制模块。我们平时使用过计算器都应该了解，我们每按一个键，显示屏上就多一个数，并且新输入的键放在了最低位，以前输入...
发表于 2016/8/13 1:10:25
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QUARTUES II与Modelsim实用小技巧
总结一下最近get到的一些小的实用技巧吧。也许各位申通广大的FPGAers知道更多，希望也能与我分享。1：快捷键 保存Ctrl+S，分析综合Ctrl+K，很多人写完代码都会用鼠标去点保存，然后再点综合，我个人觉得快捷键更省事。2： 用...
发表于 2016/8/11 21:57:37
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基于FPGA的计算器设计——（数码管消“0”）
我在上一周做了一个数字钟的实验，当时也用到了数码管，我的开发板上有6个数码管，正好2个给小时，2个给分钟，2个给秒。每一个数码管都有自己的任务，所以就不用考虑消“0”的问题了。但这一次做计算器不一样，比如说：我要输入12，如...
发表于 2016/8/11 0:00:04
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基于FPGA的计算器设计一（矩阵键盘模块）
这周做了一个计算器的实验，目前可以正负实现数的加减乘除，以及定点小数的加减乘除，精度不高还在进一步完善，今天先把矩阵键盘扫描的模块总结一下，明天继续优化。 这是一个大概的模块划分和数据流向图，我们首先要通过矩阵键盘扫描来确定按...
发表于 2016/8/9 1:30:21
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数字钟二----走时与调时融洽相处
PRJ_6_Dig_CLK.zip 昨天大致说了一下数字钟的大体模块划分，以及为什么要进行模块化设计。其中几个模块都是比较常见而且简单的，系统时钟模块就是对板级时钟通过计数的方式分频，分成各种需要用到的慢时钟，其中用到的一个比较重要...
发表于 2016/8/7 0:27:50
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小小数字钟之我们为什么要模块化
最近在武汉至芯参加FPGA就业班培训，正好赶上至芯的优惠大酬宾，只要6000的学费，心里还是蛮开心的，虽然以前自学过一段时间的FPGA，但是学的零零散散，不成体系，基础不牢。来这边快有半个月了，学到的第一件事就是模块化的设计，感觉对...
发表于 2016/8/6 0:23:05
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FPGA开发工具汇总
下面是我平时收集到的一些开发工具，整合一下，希望能给需要的人带来帮助。如果连接失效了，可以评论告诉我一声，我看到了会及时更新Quartues II 13.1 链接：http://pan.baidu.com/s/1pKBfNN9 密码：8uv...
发表于 2016/4/28 14:58:34
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verilog之可综合与不可综合
可综合的意思是说所编写的代码可以对应成具体的电路，不可综合就是所写代码没有对应的电路结构，例如行为级语法就是一种不可综合的代码，通常用于写仿真测试文件。建立可综合模型时，需注意以下几点：不使用initial不使用#10之类的延时语句...
发表于 2016/4/27 11:11:07
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Verilog基础知识汇总二（运算符）
1. 算术运算符（和C语言类似） +：加法运算符； -：减法运算符； *：乘法运算符； /：除法运算符； %：求余运算符，要求%的两侧都是整型数据2. 关系运算符，一般用于条件判断语句 > 大于；
<小于；>
=大于等于；<=小...
发表于 2016/4/26 17:01:35
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