之前从AET申请到了NANO2开发板，开始玩玩DDR3了。

开发环境：ise14.6（已编译好xilinx的仿真库）

新建ISE工程

选择NANO2开发板中的芯片

添加ddr3 的IP核

Next，选择spartan6的MIG

把UG下载下来。

选择64*16的，因为hynix也是这个容量

后面一路默认，直到生成IP核。生成的IP核有一个默认的仿真模块，随机的读写DDR，然后校验读取和写入的数值是不是一样。如果有错，会拉高error来报警，初始化完成有一个callib_done会拉高

打开modelsim se，新建modelsim工程，工程的目录为E:\FPGA\Xilinx\DDR3_01\DDR3\ipcore_dir\DDR3\example_design\sim\functional

在这里有一些文件如，sim.do等文件

然后，在modelsim中执行 do sim.do，提示有错误，主要是因为环境变量的问题，这个我们

修改sim.do文件，在90行注释下面这句，改为自己的目录，记得是/

#vlog $env(XILINX)/verilog/src/glbl.v

vlog D:/Xilinx/14.6/ISE_DS/PlanAhead/data/verilog/src/glbl.v

然后在do sim.do了

仿真结果：

callib_done在一段时间后拉高了，如下图：

这只是初步的仿真，然后很多的东西要学习。继续…