实验条件： 工具：Quartus II 6.0 , SignalTap II

FPGA：Altera Cyclone EP1C12Q240C8N

SDRAM：HY57V283220T-6

写SDRAM时的时序图：

读SDRAM时的时序图：

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[本着学习交流之目的，特作如下声明：本工程的代码借用了特权同学的代码：http://blog.chinaaet.com/detail/8506.html，实际上是在他的代码基础上作些修改，达到我的要求的。

前辈的无私分享，让我这个菜鸟学到很多知识，此处无法一一列举。我只能向前辈学习，将自己做的事情记录下来，分享在此。]