Xilinx的clocking wizard_时钟输出接普通I/O口遇到的问题
调用Xilinx的时钟IP产生2路输出时钟，直接接IO口出现了问题，综合可以过去，但map就出现类似map的时候生成下面的错误。WARNING:Place:1205-Thisdesigncontainsaglobalbufferinstance,<U_CLOCK_PLL/clkout2_buf>,drivingthenet,<dsp_clkin_OBUF>,thati
发表于 2015/5/21 18:45:41
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Altera的DDR_TX能干吗？
DDR_TX完成2bit数据转1bit发送到panel驱动，反正没事，把这个IP学下！！为此做个笔记！一般可以用这个模块实现高位与地位数据拼接，例如同时的2个数据，data_a,data_b,利用DDR_TX模块后，拼接一起，先发送data_a,data_b,也许简单个assign能做，但特定场合还是需要这个的
发表于 2015/4/23 14:41:50
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AlteraFIFO
AlteraFIFO使用的是IPcore，做了个简单的fifo异步测试，以认识下Altera的fifo相关参数与操作方式。当然，首先你还是需要好好看看Altera的官方文档，弄清楚一些概念。如附件所示，请认真阅读！！SCFIFOandDCFIFOIPCoresUserGuide.pdfSCFIFOandDCFIFOMegafunc
发表于 2015/3/24 22:36:58
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FIFO简介
FIFO一、先入先出队列(FirstInputFirstOutput，FIFO)这是一种传统的按序执行方法，先进入的指令先完成并引退，跟着才执行第二条指令。1．什么是FIFO？FIFO是英文FirstInFirstOut的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使
发表于 2015/3/19 20:58:45
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国产FPGA，优势在哪？
7月份参加了国产fpga的发布会，各种高大上的功能，而后从某代理商李生拿了几片芯片，刚好给我们深圳fpga聚会做为活动纪念品，在艰难的环境下总是做好并测试好基本功能，最终放弃治疗，放弃给想要的人提供测试，只因为完成整个过程算是比较艰难
发表于 2014/10/15 23:28:03
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Verilog 状态机写法
状态机是时序电路的万能钥匙，所有时序电路都能通过状态机实现。以前写程序时喜欢用一段式状态机，现在流行用三段式。好象三段时也没多大优点。在CPLD中寄存器较少，个人感觉用一段式也可以，主要是省资源。时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的
发表于 2014/5/6 13:40:25
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【技术分享】AS模式与JTAG模式设定
这几天把主要芯片焊好了，周末苦于没有一个好的烙铁，因此只能跑到公司来，我发誓，今年一定买一个好烙铁！此次第一次做FPGA板子，所以板子上面的设置都预留了电路作为配置，例如下载模式配置目的是把程序下载到芯片内部去，同时加载些FPGA的配置信息，注意JTAG的电压是
发表于 2014/1/14 12:55:15
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【最牛B电工】原理图画好，PCB遇到小问题
原理图已经画好，开始pcb工作了，大致的布局方向更新到PCB去后，144pin的FPGA还有一个145pin，尼玛的，坑死了，把他接地还是绿色警告能不能不这么坑EQFP封装E:PlasticEnhancedQuadFlatPack(EQFP)
发表于 2013/12/29 22:07:44
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【最苦逼电工】苦逼，看FPGA资料，计划板子
随着Altera的FPGA价格越来越低，上班之外，我又打起画个FPGA板子的念头了，此次计划的板子，将集成VGA驱动，高速AD，最终以小项目的节奏，完成整个学习计划，先不多说，第一步要资料，Altera的资料，一部分在官网下载了数据手册，另外一
发表于 2013/12/22 19:43:19
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【嵌入式】基于盈科FPGA开发板的梁祝播放器
本次设计要求使用EDA工具，设计实现简易音乐演奏器，理解音名与频率的关系及数控分频原理，经过对整体进行模块化分析、编程、综合、仿真及最终下载，完整实现简易音乐器的播放功能。本设计由四个模块组成，如图1所示。音调发生数控分频音调编码图1&nb
发表于 2013/6/23 22:25:47
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学FPGA，装软件
入门第一步，进入FPGA，你必须了解的软件QuartusII。对于CPLD、FPGA、SoCFPGA和HardCopyASIC设计，AlteraQuartus®II软件在性能和效能上是业界首屈一指的软件。QuartusII软件v12.1通过全功能高级设计环境支持复杂系统的开发，这一环境包括基于C、基于系统或
发表于 2013/5/30 13:06:18
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【嵌入式】FPGA入门之选择语言
这个问题是新手入门可能会纠结的问题，其实没必要为此浪费很多精力去选择，先来先学，后来后用。对2种语法的了解也会在日后项目中多多运用各自的有点，综合更加严谨的逻辑设计，为此可以深信一点，学FPGA，重要是逻辑设计，而非语法。&nb
发表于 2013/4/25 17:57:29
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【再说FPGA】Modelsim简单脚本的设计
#my_dual_ram_tb为testbench文件；#创建及映射库#新建工作目录vlibwork#将新建库映射到当前工作目录vmapworkwork#编译文件及设置测试覆盖率，bcesxf即：(branchconditionexpressionstatement..)vlog-workworkmy_dual_ram.v-coverbcesxfvlog-workworkmy_dual_ram_tb.v-co
发表于 2013/3/22 11:45:16
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