关于verilog综合-个人小结
一：基本Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。二：verilog语句结构到门级的映射1、连续性赋值：assign连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因些连续性赋值的目标结点总是综合
发表于 2012/2/25 8:14:06
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怎样成为优秀的电子工程师-【强烈推荐】
如何成为优秀的电子工程师，我想这个问题应该是每个从事这个行业的人都很想知道答案的吧。我用自己20年的经验简单谈谈吧。首先，要不断充实自己，不断更新自己对电子领域的了解，尤其是最新动态。我从事电子行业已经将近20年了。尽管很多时候都很忙，但是每天上午都会花
发表于 2012/2/25 8:13:22
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FPGA和CPLD基本结构
一、FPGA的基本结构FPGA由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。每个单元简介如下：1.可编程输入/输出单元（I/O单元）&
发表于 2012/2/25 8:12:44
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如何成为IC设计高手
如何成为IC设计高手如何成为IC设计高手？如何提高自己的设计能力？自己的感受是，IC设计不同于一般的板级电子设计，由于流片的投资更大，复杂度更高，系统性更强，所以学习起来也有些更有意思的地方。这里就斗胆跳过基本电子知识的方面，单就一些特别的地方来表达一下个
发表于 2012/2/25 8:11:42
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SystemVerilog面临之挑战和机会
随着设计日益复杂、IC产能扩大、费用和风险升高、停滞(甚至下降)之工程生产力、及缩减之产品问世时间，IC相关产业目前环聚了各种高阶设计、验证、及侦错语言。这些语言建立在过去之经验和教训上，整合了近来之成功经验，并且为创新设计、验证、及侦错展开了大门。
发表于 2012/2/25 8:11:16
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SystemVerilog已在验证领域立稳脚跟
简单明了的Verilog硬件描述语言是一种纯粹的为IC设计人员开发的语言，它包含用于生成一个综合到门级所需IC网表的所有构件。但是对今天极度复杂的IC设计而言，它已无法满足验证领域的需求。几年前，Accellera的SystemVerilog工作组开始寻求在Verilog基础之上创建一种新的
发表于 2012/2/25 8:10:13
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FPGA设计的四种常用思想与技巧2
流水线操作设计思想首先需要声明的是，这里所讲述的流水线是指一种处理流程和顺序操作的设计思想，并非FPGA、ASIC设计中优化时序所用的“Pipelining”。流水线处理是高速设计中的一个常用设计手段。如果某个设计的处理流程分为若干步骤，而且整个
发表于 2012/2/25 8:09:03
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verilog设计点滴经验，对fpga设计人员很有好处
因为Verilog是一种硬件描述语言，所以在写Verilog语言时，首先要有所要写的module在硬件上如何实现的概念，而不是去想编译器如何去解释这个module.比如在决定是否使用reg定义时，要问问自己物理上是不是真正存在这个register,如果是，它的clock是什么?D端是什么？Q端是
发表于 2012/2/25 8:08:17
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Quartus的文件后缀说明
.v------------------verilog文件.vhd-----------------vhdl文件.qpf-----------------quartus工程文件.vwf-----------------矢量波形文件.bsf-----------------块符号文件.rpt-----------------报告文件.
发表于 2012/2/25 8:07:42
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如何编写testbench的总结（非常实用的总结）
如何编写testbench的总结（非常实用的总结）1．激励的设置相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。方法1：为双向端口设置中间变量inout_reg作为该inout的输出寄存，inout口在testbench中要定义为wir
发表于 2012/2/25 8:07:09
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做数字逻辑真正的难点是什么？
开门见山，逻辑设计的难点不在于RTL级代码的设计，而在于系统结构设计和仿真验证方面。目前国内对可综合的设计强调的比较多，而对系统结构设计和仿真验证方面似乎还没有什么资料，这或许也从一个侧面反映了国内目前的设计水平还比较低下吧。以前总是
发表于 2012/2/25 8:06:22
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怎样才能学好Verilog HDL？
作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了；如果一个项目
发表于 2012/2/25 8:05:47
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时序是设计出来的！！（转）
我的boss有在华为及峻龙工作的背景，自然就给我们讲了一些华为及altera做逻辑的一些东西，而我们的项目规范，也基本上是按华为的那一套去做。在工作这几个月中，给我感触最深的是华为的那句话：时序是设计出来的，不是仿出来的，更不是湊出来的。在我
发表于 2012/2/25 8:05:16
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Verilog HDL代码描述对状态机综合的研究
1引言VerilogHDL作为当今国际主流的HDL语言,在芯片的前端设计中有着广泛的应用。它的语法丰富,成功地应用于设计的各个阶段：建模、仿真、验证和综合等。可综合是指综合工具能将VerilogHDL代码转换成标准的门级结构网表,因此代码的描述必须符合一定的
发表于 2012/2/25 8:04:36
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verilog 设计经验
一、组合逻辑1、敏感变量的描述完备性Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在always@(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列表中列出。如果在赋值表达式右端引用了敏感电平
发表于 2012/2/25 8:03:45
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