'^x&F8a#U*E0 中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客g g6A X q Am\m

{tG:Yn"`8W0

三段式建模描述FSM的状态机输出时，只需指定case敏感表为次态寄存器，然后直接在每个次态的case分支中描述该状态的输出即可，不用考虑状态转移条件。中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客*]"A.Ou%QpC(K&@7B

~,M!AS:e0 三段式描述方法虽然代码结构复杂了一些，但是换来的优势是使FSM做到了同步寄存器输出，消除了组合逻辑输出的不稳定与毛刺的隐患，而且更利于时序路径分组，一般来说在FPGA/CPLD等可编程逻辑器件上的综合与布局布线效果更佳。中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客j(N
GO?8aZ0L2?n

/D |4wL;E Wu\0

示列如下：

*z&p8eq;G}:B9_7X0

(`k/egqXE'u0

//第一个进程，同步时序always模块，格式化描述次态寄存器迁移到现态寄存器

R"_u\)m0

4J&c8jVF%M0

always @ (posedge clk or negedge rst_n) //异步复位中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客D Hd T8T@vl

if(!rst_n)

%iB0tT`3D0

current_state <= IDLE;

DS V9OdD,l0

else

;kC2A!A:t RA0~3P0

current_state <= next_state;//注意，使用的是非阻塞赋值

4}z A#k3`Fc0

中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客n;s{pcEkD)I

中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客J:sy#ym jQ*h

中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客[+W!pj
bi

ax s`M@bo0

中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客@{ p^@-f/lv2Bh

//第二个进程，组合逻辑always模块，描述状态转移条件判断中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客 c8Q(oI1o!\ Lcu7Y

中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客7Z9r9~6Hc$D5lRS2\c)F

*\{V
nhb(^0

always @ (current_state) //电平触发

|*_0b3v@6~ o#nD_%X0

begin中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客YW*oeos

next_state = x; //要初始化，使得系统复位后能进入正确的状态

#_Ym#Hg s,LNO0

case(current_state)

jn;lRhKq,t)i
a0

S1: if(...)中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客kd hQ#N {_5K

next_state = S2; //阻塞赋值中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客%w+F%R&j1f6V

...

pv"F[LBdg0

endcase

!A2q,P[9O-w0

end 中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客|Hw evde|)k

中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客'\,s:C1k:Uw
rN6G)U-bV

中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客!PWT:d,Z#QG-]-@

中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客.}b Q,[p\Z$\!M

!o,H'EnJWa!\z0

中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客o:f(cy~ {

//第三个进程，同步时序always模块，格式化描述次态寄存器输出

Ym,G4LG(VPu0

always @ (posedge clk or negedge rst_n)

;U.g
\%Q lbT#]0

...//初始化中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客bC L
L
M1X8H

case(next_state)中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客.z:h6sa)G@W:p

S1:中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客+@j{iE{!~\

out1 <= 1'b1; //注意是非阻塞逻辑

"jO7p-T5O:J/v+[0

S2:中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客f1\~([b$@

out2 <= 1'b1;

x(?$k$R'M'l!It0

default:... //default的作用是免除综合工具综合出锁存器。

;?3K;o2U,EH.O0

endcase中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客5z&\}WIld1t

end中国电子顶级开发网----最专业的电子论坛、最专业的电子工程师博客8KT`%C2^zb {

三段式并不是一定要写为3个always块，如果状态机更复杂，就不止3段了。

b6X"Z6o u*eed.Z7`'I0

3 实例说明

下面通过实例来说明Verilog HDL代码描述对状态机综合结果的影响。
设计一个序列检测器,用于检测串行的二进制序列,每当连续输入三个或三个以上的1时,序列检测器的输出为1,其它情况下输出为0。
假设初始的状态为s0,输入一个1的状态记为s1,连续输入二个1后的状态记为s2,输入三个或以上1的状态记为s3,不论现态是何种状态一旦输入0的话,就返回到初始状态。根据题意,可画出状态图如图2所示。

图2 状态图
根据状态图以及前面状态机的介绍,可以采用一个always模块来描述,状态编码采用二进制编码,程序如下：
module fsm(clk,ina,out);
input clk,ina;
output out;
reg out;
parameter s0 = 3'bOO,s1 =3'b01,s2 =3'b10,s3=3'b11;
reg[0:1]state;
always @ (posedge clk)
begin
state<=s0;
out =0;
case(state)
s0:begin
state<=(ina)?s1:s0;out=0;
end
s1:begin
state<=(ina)?s2:s0;out=0;
end
s2:begin
state<=(ina)?s3:s0;out=0;
end
s3:begin
state<=(ina)?s3:s0;out=1;
end
endcase
end
endmodule
采用Synplify Pro工具在Altera EPF10K10系列器件上进行综合,其综合的结果如图3所示。

如果采用两个always来描述,程序的模块声明、端口定义和信号类型部分不变,只是改动逻辑功能描述部分,改动部分的程序如下：
alwys @ (posedge dk)
state fsm <=next_state;
always @ (state_fsm or ina)
begin
state<=s0;out =0;
case(state_fsm )
s0:begin
next_state=(ina)?s1:s0;out=0;
end
s1:begin
next state=(ina)?s2:s0;out=0：
end
s2:begin
next_state=(ina)?s3:s0;out=0;
end
s3:begin
next_state=(ina)?s3:s0;out=1;
end
endcase
end
endmodule
在相同的器件上其综合的结果如图4所示,比较图3与图4的综合结果,可以看出。两种综合结果都是采用了两个触发器来存储状态。其不同的地方是输出部分,采用一个always模块的输出结果是寄存器输出。采用两个always模块描述的是组合逻辑直接输出,这是因为代码中的输出赋值也放在了时钟的上升沿(always @ (posedge clk))。其综合的结果是寄存器,因此它比直接组合逻辑输出延迟一个时钟周期。

图4
如果采用一位hot编码,仅改动参数设置的两行程序。采用一个always模块描述,改动部分的程序如下：
parameter s0 = 3'b0001,s1 =3'b0010,s2 =3'b0100,s3=3'b1000;
reg[0:3] state;

图5
综合的结果如图5所示。将图5与图3相比,可以看出：
图5中状态寄存器采用了4个触发器来存储状态,而图3采用了两个触发器来存储状态,这是由于它们的状态编码的不同而得到的不同的综合结果,采用二进制编码综合得到的触发器要比采用独热码综合得到的触发器少。它们的共同之处都是采用了寄存器来输出的。

3 结束语
有多种可综合状态机的Verilog HDL代码描述风格。其综合的结果是不同的。其中广泛采用的是两个或三个always模块描述。组合逻辑输出型状态机不适合应用在高速复杂系统设计中,在高速系统中应当采用寄存器输出型状态机。寄存器类型信号不会产生毛刺,并且输出不含组合逻辑。会减少组合逻辑门延时。容易满足高速系统设计要求。总之,状态机的设计是数字系统设计中的关键部分,设计时做到心中有电路。充分考虑其综合的结果,才能编写出高质量的综合代码。进而提高设计水平。