追风者

FIFO 深度!

如果数据流连续不断则FIFO深度无论多少,只要读写时钟不同源同频则都会丢数;FIFO用于缓冲块数据流,一般用在写快读慢时,FIFO深度/(写入速率-读出速率)=FIFO被填满时间应大于数据包传送时间=数据量/写入速率例:A/D采样率50MHz,dsp读A/D读的速率40MHz,要不丢失

DES算法的介绍和实现(上)

一.DES算法介绍DES(DataEncryptionStandard)算法,于1977年得到美国政府的正式许可,是一种用56位密钥来加密64位数据的方法。虽然56位密钥的DES算法已经风光不在,而且常有用Des加密的明文被破译的报道,但是了解一下昔日美国的标准加密算法总是有益的,

DES算法的介绍和实现(中)

三.文件加密解密工具在《DES算法的介绍和实现(上)》一文中,介绍了DES算法的原理,在本文中将给出一个文本文件加密工具的具体实现代码。3.1实现的介绍利用算法核心代码封装的接口函数笔者编写了一个针对文本文件的加密解密工具.下文叙述了在实践时的一些心得体

DES算法的介绍和实现(下)

INT32handle_data(ULONG32*left,ULONG8choice){INT32number=0,j=0;ULONG32*

静态时序分析(Static Timing Analysis)基础与应用(2)

在这些BoundaryCondition定义之后,上述4种Path事实上都可看成是第1种Path(Flip-Flop到Flip-Flop)。也就是说,加上BoundaryCondition后,只要Clock给定,所有Path的TimingConstraint就会自动给定。。图十八图十九由于每个Path都有TimingConstraint,所以时序分析都能

静态时序分析(Static Timing Analysis)基础与应用(1)

前言在制程进入深次微米世代之后,晶片(IC)设计的高复杂度及系统单晶片(SOC)设计方式兴起。此一趋势使得如何确保IC品质成为今日所有设计从业人员不得不面临之重大课题。静态时序分析(StaticTimingAnalysis简称STA)经由完整的分析方式判断IC是否能够在使用者的时序

约束、时序分析的概念

很多人询问关于约束、时序分析的问题,比如:如何设置setup,hold时间?如何使用全局时钟和第二全局时钟(长线资源)?如何进行分组约束?如何约束某部分组合逻辑?如何通过约束保证异步时钟域之间的数据交换可靠?如何使用I/O逻辑单元内部的寄存器资源?如何进行物理区

Verilog HDL语言在FPGA/CPLD开发中的应用

近30年来,由于微电子学和计算机科学的迅速发展,给EDA(电子设计自动化)行业带来了巨大的变化。特别是进入20世纪90年代后,电子系统已经从电路板级系统集成发展成为包括ASIC、FPGA和嵌入系统的多种模式。可以说EDA产业已经成为电子信息类产品的支柱产业。EDA之所以能蓬

分频器的verilog HDL描述

偶数倍分频:偶数倍分频应该是大家都比较熟悉的分频,通过计数器计数是完全可以实现的。如进行N倍偶数分频,那么可以通过由待分频的时钟触发计数器计数,当计数器从0计数到N/2-1时,输出时钟进行翻转,并给计数器一个复位信号,使得下一个时钟从零开始计数。以此循环下

Verilog代码优化之case语句

可综合的verilog是一个,最优化的代码也是一个,所以就想说说这方面的问题,算是自己攒的一点经验分享吧,可能会有所欠缺或者说的不太对,还望EDN的各路高手指点。那就先从case语句和if…else语句开始吧。代码一:moduletest_3(clk,rst_n,data,add);inputclk;inpu

Verilog PLI应用简介

PLI是什么?PLI=VerilogProgramLanguageInterface,也称为VerilogPLI。简单来说,PLI提供一种接口,将用户编写的C或C++程序连接到verilog仿真器上,实现verilog仿真器的功能扩展和定制。说到这里,大家首先要明确一点:PLI只是用来做仿真的,说得更具体就是只用来写test
Baidu
map