序列检测器
序列检测器是时序数字电路中非常常见的设计之一。它的主要功能是:将一个指定的序列从数字码流中识别出来。接下来就以设计“01101”这个序列的检测器为例，说明VerilogHDL语言的具体应用。设X为数字码流输入，Z为检出标记输出，高电平表示“发现指定序列&
发表于 2012/2/25 8:00:47
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IC设计中逻辑综合的一般步骤及相关基本概念
综合中的延迟及关键路径图1中给出了常见的两个寄存器R1和R2之间的时序路径。R1和R2分别具有延迟Tck-q和Tsetup，TM和TN分别是M和N逻辑具有的延迟。B对R1来说是输出端口，输出延迟为Tsetup+TN，而对R2是输入端口，输入延迟为Tck-q+TM，于是这条单周期路径的总延迟为Tck-q+
发表于 2012/2/25 7:58:39
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做个精致的电子工程师【转】
今天是我24岁的生日，很想写篇文章纪念一下，稀里糊涂毕业15个月了，马马虎虎工作了，傻了吧叽失恋了，整天陪在电脑旁边，结果发现网络的世界还真是有种不一样的疯狂！一年多内平均每天上网的时间是6个小时，在大量的网络垃圾中掏出了一些精华……除了技术
发表于 2012/2/25 7:56:11
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避免用组合逻辑产生时钟
今天看到一个问题如下：在生成位流文件的时候，显示的警告如下：Clocknetu8/dout_not0001issourcedbyacombinatorialpin.Thisisnotgooddesignpractice.UsetheCEpintocontroltheloadingofdataintotheflip-flop.回复：报告的warning和这个模块看起来没关系，至
发表于 2012/2/25 7:55:17
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数字电路的设计环境（转帖）
转帖地址http://blog.sina.com.cn/s/blog_495437290100a3ka.html从07年三月份开始工作到现在一年多了，在这一年里换个几个地方，总体感觉各个地方的差别不大。我只想说说我对工作的感受，只想让想尽快进入数字IC设计的朋友尽快进入这行，这行的门槛相对较高，比做平常的
发表于 2012/2/25 7:49:12
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FPGA\CPLD设计学习笔记
1、硬件设计基本原则(1)、速度与面积平衡和互换原则：一个设计如果时序余量较大，所能跑的频率远高于设计要求，能可以通过模块复用来减少整个设计消耗的芯片面积，这就是用速度优势换面积的节约；反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么可以通
发表于 2012/2/25 7:48:03
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FPGA牛人的经验谈
在IC工业中有许多不同的领域，IC设计者的特征也会有些不同。在A领域的一个好的IC设计者也许会花很长时间去熟悉B领域的知识。在我们职业生涯的开始，我们应该问我们自己一些问题，我们想要成为怎样的IC设计者？消费？PC外围？通信？微处理器或DSP？等等？IC设计的基本规
发表于 2012/2/25 7:47:36
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FPGA学习的一些误区
作者：某人（摘自网络，不知道作者）我常年担任多个有关FPGA学习研讨的QQ群管理员，长期以来很多新入群的菜鸟们总是在重复的问一些非常简单但是又让新手困惑不解的问题。作为管理员经常要给这些菜鸟们普及基础知识，但是非常不幸的是很多菜鸟怀着一种浮躁的心态来学习FP
发表于 2012/2/25 7:45:52
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对FPGA认识、学习和进阶
自从接触和认识FPGA以后，自由电子科技坚定的选择了FPGA器件作为我们创新和实现自身价值的承载平台，对此，我想从以下几个方面介绍一下。1.对FPGA的认识，为什么要选择FPGA现在的FPGA器件在电子行业中是一颗明星，这是一种正在不断采用新
发表于 2012/2/25 7:45:17
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我是一只IT小小鸟-连载1
作者序2009年3月的某个晚上，我跟侯磊同学在万柳宿舍卧谈。我们聊起初来北大软件学院时的志向与苦闷，我们梳理影响自己的人和事，说各自的实习感受和找工作的风风雨雨，说学校的教育制度和各个公司的文化。一夜痛快淋漓地说下来，我们不由总结出，要是研一或更早，有师
发表于 2012/2/25 7:44:40
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利用FPGA实现HDB3编解码功能
1引言数字通信系统的某些应用可对基带信号不载波调制而直接传输，其中传输线路对码型的要求如下：信码中不宜有直流分量，低频分量应尽可能的少，码型要便于时钟信号提取。根据这些要求，ITU-T(国际电联)在G．703建议中规定，对于2MHz、8MHz、32MHz速率的数字接口均采用H
发表于 2012/2/25 7:38:42
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基于FPGA的IEEE-1394b双向数据传输系统设计
随着IEEEStd1394-1995技术的高速发展，IEEE1394已经成为众多电子设备基本的外部接口。然而，要进一步扩展它的适用领域，就必须克服其接口被限制工作在较短距离以及不适用于较高数据传输率的缺陷。IEEEStd1394b-2002作为其修订版本支持800Mb·s-1传输速率，且中继
发表于 2012/2/25 7:37:39
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十问Chris Rowen：听微处理器大师讲SoC设计的前世今生
即便放眼整个IC行业，像ChrisRowen博士这般爱谈技术，同时又可以讲得如此深入浅出的，着实少见。他可以一边举起手中的iPhone做各种演示，也可以拿起随手拾见的小纸条写写画画来加强语气。他咬字无比清晰准确（尤其在诸如Interestingly或者particularly这类副词的时候会
发表于 2012/2/25 7:35:53
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如何在Debussy / Verdi显示state名称帮助debug
两种方法1.當使用Debussy/Verdi開始*.fsdb檔後，儘管拉進來的信號是FSMstate，預設只會顯示stateencoding所代表的數值當然這是正確的，但若能顯示state名稱，相信可讀性更告，更方便debug。Tools–>ExtractInteractiveFSM…選擇FirstState或
发表于 2012/2/25 7:34:49
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用Ｖｅｒｉｌｏｇ实现基于ＦＰＧＡ的通用分频器
在复杂数字逻辑电路设计中，经常会用到多个不同的时钟信号。介绍一种通用的分频器，可实现2～256之间的任意奇数、偶数、半整数分频。首先简要介绍了FPGA器件的特点和应用范围。接着介绍了通用分频器的基本原理和分类，并以分频比为奇数7和半整数6.5的分频器设计为例，介
发表于 2012/2/25 7:31:17
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