RTL级建模的基本思想
RTL级建模的基本思想任何计算机语言都是人与计算机交流的一种载体，就像我们和美国人交流一样，大家要用一种双方都能识别的语言作为表达方式才能将我们的意思告诉对方。VerilogHDL语言所扮演的也是这么一种角色。我们给它定义一些语句(如if&hel
发表于 2012/2/25 8:17:50
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怎样成为优秀的电子工程师-【强烈推荐】
如何成为优秀的电子工程师，我想这个问题应该是每个从事这个行业的人都很想知道答案的吧。我用自己20年的经验简单谈谈吧。首先，要不断充实自己，不断更新自己对电子领域的了解，尤其是最新动态。我从事电子行业已经将近20年了。尽管很多时候都很忙，但是每天上午都会花
发表于 2012/2/25 8:13:22
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FPGA和CPLD基本结构
一、FPGA的基本结构FPGA由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。每个单元简介如下：1.可编程输入/输出单元（I/O单元）&
发表于 2012/2/25 8:12:44
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systemverilog学习的一个好网站
http://www.asic-world.com/systemverilog/index.htmlhttp://www.synopsys.com/SystemVerilog/
发表于 2012/2/25 8:12:13
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如何成为IC设计高手
如何成为IC设计高手如何成为IC设计高手？如何提高自己的设计能力？自己的感受是，IC设计不同于一般的板级电子设计，由于流片的投资更大，复杂度更高，系统性更强，所以学习起来也有些更有意思的地方。这里就斗胆跳过基本电子知识的方面，单就一些特别的地方来表达一下个
发表于 2012/2/25 8:11:42
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SystemVerilog面临之挑战和机会
随着设计日益复杂、IC产能扩大、费用和风险升高、停滞(甚至下降)之工程生产力、及缩减之产品问世时间，IC相关产业目前环聚了各种高阶设计、验证、及侦错语言。这些语言建立在过去之经验和教训上，整合了近来之成功经验，并且为创新设计、验证、及侦错展开了大门。
发表于 2012/2/25 8:11:16
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SystemVerilog已在验证领域立稳脚跟
简单明了的Verilog硬件描述语言是一种纯粹的为IC设计人员开发的语言，它包含用于生成一个综合到门级所需IC网表的所有构件。但是对今天极度复杂的IC设计而言，它已无法满足验证领域的需求。几年前，Accellera的SystemVerilog工作组开始寻求在Verilog基础之上创建一种新的
发表于 2012/2/25 8:10:13
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FPGA设计的四种常用思想与技巧1
本文讨论的四种常用FPGA/CPLD设计思想与技巧：乒乓操作、串并转换、流水线操作、数据接口同步化，都是FPGA/CPLD逻辑设计的内在规律的体现，合理地采用这些设计思想能在FPGA/CPLD设计工作种取得事半功倍的效果。FPGA/CPLD的设计思想与技巧是一个非常大的话题，由于篇幅所
发表于 2012/2/25 8:09:33
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FPGA设计的四种常用思想与技巧2
流水线操作设计思想首先需要声明的是，这里所讲述的流水线是指一种处理流程和顺序操作的设计思想，并非FPGA、ASIC设计中优化时序所用的“Pipelining”。流水线处理是高速设计中的一个常用设计手段。如果某个设计的处理流程分为若干步骤，而且整个
发表于 2012/2/25 8:09:03
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verilog设计点滴经验，对fpga设计人员很有好处
因为Verilog是一种硬件描述语言，所以在写Verilog语言时，首先要有所要写的module在硬件上如何实现的概念，而不是去想编译器如何去解释这个module.比如在决定是否使用reg定义时，要问问自己物理上是不是真正存在这个register,如果是，它的clock是什么?D端是什么？Q端是
发表于 2012/2/25 8:08:17
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Quartus的文件后缀说明
.v------------------verilog文件.vhd-----------------vhdl文件.qpf-----------------quartus工程文件.vwf-----------------矢量波形文件.bsf-----------------块符号文件.rpt-----------------报告文件.
发表于 2012/2/25 8:07:42
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如何编写testbench的总结（非常实用的总结）
如何编写testbench的总结（非常实用的总结）1．激励的设置相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。方法1：为双向端口设置中间变量inout_reg作为该inout的输出寄存，inout口在testbench中要定义为wir
发表于 2012/2/25 8:07:09
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做数字逻辑真正的难点是什么？
开门见山，逻辑设计的难点不在于RTL级代码的设计，而在于系统结构设计和仿真验证方面。目前国内对可综合的设计强调的比较多，而对系统结构设计和仿真验证方面似乎还没有什么资料，这或许也从一个侧面反映了国内目前的设计水平还比较低下吧。以前总是
发表于 2012/2/25 8:06:22
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时序是设计出来的！！（转）
我的boss有在华为及峻龙工作的背景，自然就给我们讲了一些华为及altera做逻辑的一些东西，而我们的项目规范，也基本上是按华为的那一套去做。在工作这几个月中，给我感触最深的是华为的那句话：时序是设计出来的，不是仿出来的，更不是湊出来的。在我
发表于 2012/2/25 8:05:16
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初学者如何学习FPGA
产品，还是通信行业、工业自动化、汽车电子、医疗器械等领域无处不在。从1985年第一颗FPGA诞生至今，FPGA已经过去了20多个年头，从当初集成几百个门电路到现在的几百万门、几千万门……，从原来的上千元的天价到现在几元的超低价，发生了翻天覆地的变化，所
发表于 2012/2/25 8:02:21
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