关于一段verilog代码的思考
前段时间有人在网上问以下一段代码，代表什么意思。always@（posedgeclk）beginif(rst_n)din<=0;elsebegindin<=din+1’b1;if(en)din<=a–1’b1;end初看这段代码，发现这里的din有两次进行
发表于 2014/4/28 20:48:19
阅读（2819）
Copyright © 2005-2020 kaiyun官方注册版权所有京ICP备10017138号
