一个SignalTap II的使用技巧
在用SignalTapII进行调试的时候，时钟选择非常关键。这里一般都是选择系统时钟。在一般的应用中，选择系统时钟作为触发，基本上都能很好的得到所需要的效果。如下图，clk为系统时钟但是有时候
发表于 2012/11/5 10:32:03
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对于分频时钟产生的多频率时钟的约束分析
对于分频时钟产生的多频率时钟的约束分析：顶层程序如下：`timescale1ns/100psmodulemulclk_constrain(inputclk_50mhz,rst_n,input[8:0]datain,output[8:0]dataout);wireclk1,clk_div;//wire[8:0]data_tst;wire[8:0]div_fre;
发表于 2012/11/4 9:20:06
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高速FPGA系统板级设计
如今系统的运行频率越来越高，FPGA的管脚数越来越多，管脚的开关速率越来越高，并且可以支持很多不同的管脚标准，等等原因，因此对FPGA的板级设计提出了更高的要求。那么如何才能设计出一款高速高性能的FPGA系统板呢？这需要
发表于 2012/11/3 10:43:59
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【转】论拜金主义
近日普国降雨，连绵成灾，惟云南干旱。可见天亦不公，况人世乎！年龄相仿者，或高官厚禄，或碌碌无为；心智相当者，或意气风发，或怀才不遇；相貌相似者，或影视明星，或流落街头。此皆常像也，余独怪今人以金钱评成败，以财产论英雄，拜金主义风靡。但有一人香车豪宅，
发表于 2012/11/2 22:38:01
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分析Cyclone IV器件IO中的Slew Rate Control
一直以来，在进行管脚分配的时候，只分配Direction,Location,和I/OStandard。而且程序运行起来，也基本上没有啥问题。最近比较空，则对PinPlanner管脚分配中的其他几个选项进行了一点研究，首先对SlewRate进行讨论，有不对不足之处
发表于 2012/11/2 13:11:09
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流水线编程方式分析
下面为两个流水线与非流水线编写的两个例子：非流水线代码如下：moduletest(clk,clr,a,b,c,d,result);inputclk,clr;input[7:0]a,b,c,d;outputreg[31:0]result;reg[7:0]atemp,btemp,ctemp,dtemp;always@(posedgeclkornegedgeclr)beginif(!clr)be
发表于 2012/11/2 8:26:16
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不用MegaWizard实现单口RAM的Verilog语句和注意事项
Verilog语句如下：moduleram(q,a,d,we,clk);outputreg[7:0]q;input[7:0]d;input[6:0]a;inputwe,clk;reg[6:0]read_add;reg[7:0]mem[127:0];always@(posedgeclk)beginif(we)mem[a]<=d;read_add<=a;endassignq=mem[read_add];endmodule其中reg[7:0]mem[127:0];
发表于 2012/10/30 11:05:48
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