module ad_test(

CLOCK_50,

ADA,ADACLK,

ADACLKin,

ADAOE

);

input [15:0]ADA; //AD芯片数据输出

input CLOCK_50; //50M时钟

input ADACLK; //AD芯片输出时钟

output ADACLKin; //AD芯片输入时钟

output ADAOE; //AD芯片使能

wire clk1; //AD采集时钟

reg [15:0]temp;

all_build all_bd(CLOCK_50,clk1); //通过PLL产生AD采集时钟

assign ADACLKin = clk1;

assign ADAOE = 1'b0; //使能AD

always @(posedge ADACLK)

begin

temp[15:0] <= ADA[15:0]; //采集到的数据存入临时变量

end

endmodule

AD采集时序如下图：

根据时序图，实际应用AD采集到的数据，要延迟7个时钟周期。