waljj

Verilog语句如下：moduleram(q,a,d,we,clk);outputreg[7:0]q;input[7:0]d;input[6:0]a;inputwe,clk;reg[6:0]read_add;reg[7:0]mem[127:0];always@(posedgeclk)beginif(we)mem[a]<=d;read_add<=a;endassignq=mem[read_add];endmodule其中reg[7:0]mem[127:0];