Ch2 时钟接口

时钟接口被用作来说明组件所使用的时钟和复位信 号。典型的组件有一个或多个时钟输入；很少有时钟输出。锁相环（PLL）是一个既包括时钟输入和时钟输出的组件范例。图2-1简单描述一个PLL组件的最 主要的输入和输出。

图2-1 PLL核的时钟输出和输入

2.1 时钟输入（Sink）

时钟输入接口为组件提供同步和复位控制。典型的组件包括一个时钟输入，该时钟为其他接口和内置逻辑提供时序参考。

所有的复位输入都是通过逻辑或，与系统的所有复位请求连接在一起。添加的所有复位输入都是异步的。如果一个时钟输入 接口包含时钟输入和复位输入，那么这个复位输入是不可声明为与该时钟输入同步。

2.1.1 属性

没有关于时钟输入接口的属性。

2.1.2 信号类型

表2-1列出了时钟输入信号。

表2-1 时钟输入信号类型

信号类型	位宽	方向	必需	描述
clk	1	输入	否	时钟信号。为内置逻辑和其他接口提供同 步信号。
reset reset_n	1	输入	否	复位输入。将某接口的内置逻辑或组件复位到确定状态。 reset被同步到同一接口的时钟输入。

2.1.3 associatedClock 接口

所有的同步接口都有 associatedClock属性，用以指定使用该组件上的哪一个时钟输入来作为接口的同步参考。图2-2描述了该属性。

图2-2 associatedClock属性

2.2 时钟输出（Source）

时钟源接口，或时钟输出接口，是为组件提供输出时钟的接口。 时钟输出接口不可带复位信号。

2.2.1 属性

没 有关于时钟输出接口的属性。

2.2.2 信号类型

表 2-2列出了时钟输出信号。

表2-2 时钟输出信号类型

信号类型	位宽	方向	必需	描述
clk	1	输出	是	时钟输出信号

参 考

1. Altera.Avalon Interface Specifications

http://www.altera.com/literature/manual/mnl_avalon_spec.pdf