[文档].艾米电子 - 分频器，Verilog
发表于 2010/12/29 14:45:21
阅读（2606）
[文档].艾米电子 - FIFO缓存，Verilog
对读者的假设已经掌握：可编程逻辑基础VerilogHDL基础使用Verilog设计的QuartusII入门指南使用Verilog设计的ModelSIm入门指南内容FIFO缓存是介于两个子系统之间的弹性存储器，其概念图如图1所示。它有两个控制信号，wr和rd，用于读操作和写操作。当wr被插入时，输
发表于 2010/12/27 16:59:30
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[文档]. 艾米电子 - 参数与常量，Verilog
对读者的假设已经掌握：可编程逻辑基础VerilogHDL基础使用Verilog设计的QuartusII入门指南使用Verilog设计的ModelSIm入门指南内容1常量HDL代码经常在表达式和数组的边界使用常量。这些值在模块内是固定的，不可修改。一个很好的设计惯例是用符号常量取代这些hardliteral
发表于 2010/12/23 12:24:46
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[文档].艾米电子 - 在综合中使用函数，Verilog
对读者的假设已经掌握：可编程逻辑基础VerilogHDL基础使用Verilog设计的QuartusII入门指南使用Verilog设计的ModelSIm入门指南内容1概述在Verilog的模块里，有些表达式也许会出现很多次。为了不重复输入这些代码，我们可以把常用的这部分抽象为一个routine，模块内的func
发表于 2010/12/16 12:40:18
阅读（1867）
[文档].艾米电子 - 使用有符号数，Verilog
对读者的假设已经掌握：可编程逻辑基础VerilogHDL基础使用Verilog设计的QuartusII入门指南使用Verilog设计的ModelSIm入门指南内容1概述在数字电路中，出于应用的需要，我们可以使用无符号数，即包括0及整数的集合；也可以使用有符号数，即包括0和正负数的集合。在更加复
发表于 2010/12/16 12:31:58
阅读（2172）
[文档].艾米电子 - 二进制计数器及其变体，Verilog
对读者的假设已经掌握：可编程逻辑基础VerilogHDL基础使用Verilog设计的QuartusII入门指南使用Verilog设计的ModelSIm入门指南内容1free-running二进制计数器自由运行二进制计数器就是按照二进制形式不断循环计数。例如，4位的二进制计数器的从0000数到1111，然后翻回来
发表于 2010/12/16 10:01:52
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[文档].艾米电子 - 寄存器，Verilog
发表于 2010/12/13 12:39:51
阅读（2084）
[书籍].Pong P. Chu - FPGA Prototyping By Verilog Examples
发表于 2010/12/8 11:15:19
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[文档].艾米电子 - 浅析阻塞赋值与非阻塞赋值.[Verilog]
说明翻译自：FPGAPrototypingByVerilogExamples:XilinxSpartan-3Version的第7章第一节内容阻塞赋值VS非阻塞赋值有两种赋值语句被用在always块内：阻塞赋值与非阻塞赋值。关于阻塞与非阻塞复制有3条简单的准则：将电路分为两部分：寄存器电路和组合电路在寄存器电
发表于 2010/11/16 9:52:56
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[文档].艾米电子 - 算术运算电路.[ModelSim][Quartus II][Verilog]
对读者的假设已经掌握：可编程逻辑基础VerilogHDL基础使用Verilog设计的QuartusII入门指南使用Verilog设计的ModelSIm入门指南内容1算术电路VerilogHDL中，+、-、*、/、%都是可以综合的，其消耗的资源视器件资源不同而不同。譬如：+、-都会被综合成Adder，每一位大约消耗
发表于 2010/10/29 14:25:53
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[转载].Tips to Optimize your Verilog HDL code.[Verilog]
转载自：http://www.inno-logic.com/resourcesTips.htmlRTLCodingTechniquesAssignments:Ifmultipleassignstatementstargetingthesamewirethensynthesistoolwilldisplayanerrorthatanetisdrivenbymorethanonesourceassignout1=in1|in2;assignout1=in3&in4;Con
发表于 2010/10/29 10:21:15
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[笔记].算法 - 乘积求和器.[Verilog]
出自QuartusII自带模板。1.四乘积求和器01modulesum_of_four_multipliers02#(parameterWIDTH=18)03(04inputclk,ena,05input[WIDTH-1:0]dataa,datab,datac,datad,06input[WIDTH-1:0]datae,dataf,datag,datah,07outputre
发表于 2010/8/25 11:14:45
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[笔记].算法 - 乘积累加器.[Verilog]
出自QuartusII自带模板。1.无符号数乘积累加器01moduleunsigned_multiply_accumulate02#(parameterWIDTH=8)03(04inputclk,aclr,clken,sload,05input[WIDTH-1:0]dataa,06input[WIDTH-1:0]datab,07outputreg[2*WIDTH-1:0
发表于 2010/8/24 12:29:15
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[笔记].算法 - 乘法器.[Verilog]
出自QuartusII自带模板。1.无符号数乘法器01moduleunsigned_multiply02#(parameterWIDTH=8)03(04input[WIDTH-1:0]dataa,05input[WIDTH-1:0]datab,06output[2*WIDTH-1:0]dataout07);0809assigndataout=dataa*data
发表于 2010/8/24 9:53:53
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[笔记].算法 - 计数器.[Verilog]
出自QuartusII自带模板。1.二进制计数器01modulebinary_counter02#(parameterWIDTH=64)03(04inputclk,enable,reset,05outputreg[WIDTH-1:0]count06);0708//Resetifneeded,orincrementifcountingisenabled09alway
发表于 2010/8/23 20:34:39
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