宋桓公

【verilog】循环与计数

在verilog的世界里,循环与计数有着“暧昧的”关系。不知道,读者有没有这种感觉——明明我想循环10次,结果怎么才9(却有11)次??明明我想延时10个时钟,为什么只有9(却有11)??这种不确定感觉,也曾经一度困扰这笔者,今天我们就让“循环”和“计数

【VIP之旅】FPGA的“特权”流水操作,初步理解

moduletest_Pipelining(inputCLK,inputRSTn,outputreg[7:0]result);reg[7:0]x,y;reg[3:0]i;always@(posedgeCLKornegedgeRSTn)if(!RSTn)beginx<=8'd0;y<=8'd0;i<=4'd0;endelsecase(i)0:beginx<=8'd1;y<=8'd1;i<=i+1'b1;end1:beginx<=8'd2;y<=8'd

【笔记】Verilog 的`include用法详解

最近在看彬哥的程序,看到彬哥把`include用的很酷,还有看xzy610030博客说道,华为FPGA面试居然也问道了`include的用法,这里就总结一下。引用彬哥的一句话,不总结的人生等于白活~~话说Verilog的`include和C语言的include用法是一样一样的,要说区别可能就在于

【红色飓风Nano二代测评】教你如何编写带FIFO的LCD接口

桓公出品,转载请注明出处http://blog.chinaaet.com/songhuangong之前写的一些博客,为这篇博客的诞生,打下了基础。这篇文章,主要贴出完整的代码。所以想详细的了解所有的步骤,可能需要复习下我之前的博客。【技术分享】Verilog打造TFT接口1介绍了LCD驱动芯片
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