【技术分享】Verilog打造除法器驱动数码管（上）
记得很久以前，用单片机玩数码管的时候，我们用“%”和“/”将一个长长的数字一一分离出来逐个显示在数码管上。如今已不玩单片机很多年，想用Verilog打造一个数码管接口，用来实时显示一个“较长的”数字。比如前段时间，和一个学长“比赛”看谁用到较少的逻辑先驱动DS1
发表于 2014/1/13 17:57:28
阅读（3217）
【学习】Verilog新写法及其疑问
Verilog新写法及其疑问说是新写法，其实也不新了。说来惭愧，我也是最近听了一节阿东的公开课，才知道Verilog有95语法和01语法之分，关于这一点其实软件是可以设置的，如下图。新版的都是默认01语法，当然它是向下兼容的，写成95的形式，编译是不会报错的。一开始
发表于 2013/12/4 20:08:31
阅读（2434）
【笔记】没有产生POF文件的原因
没有产生pof文件的原因，我目前知道的有三个。第一、软件没有破解。第二、软件是正版的，但是程序用到了一些需要购买的IP核，那么也不会产生pof文件第三、Quartus没有选择epcs的型号，那么也不会产生pof文件（因为pof是要下载到epcs里的，所以你必须提前告诉Quartusepcs
发表于 2013/12/3 8:55:01
阅读（2590）
[原创]从RTL视图到Verilog语言
从RTL视图到Verilog语言曾经听过某位大牛都说：“当你的学习FPGA到一个境界的时候，你看到的硬件描述语言，将不再是单纯的语言，而是由一个个逻辑门组成的电路图，一旦达到这个境界，方能把代码写到极致！”笔者是多么希望达到这种境界啊～～，可这种境界给笔者的感觉是
发表于 2013/11/12 11:55:46
阅读（4078）
[原创]关于FPGA（verilog）电平检测模块的易错点分析
regF1,F2;//F2PreviousState,F1CurrentStatealways@(posedgeCLKornegedgeRSTn)if(!RSTn)beginF1<=1'b0;//（注意复位时F1;F2都是等于0的!）F2<=1'b0;endelsebeginF1<=A;F2<=F1;endwireAup=F1&!F2;wireAdown=F2&!F1;这个模块可以用来检测
发表于 2013/11/7 10:58:04
阅读（2010）
[原创]Verilog中的有符号计算之认知补码
Verilog中的有符号计数，一般是自己定义的而不是像C语言之类的定义一个有符号变量就好了。所以，要想在FPGA的世界里随心所欲的进行有符号运算，必须先对补码有一个很好的认知，然后再注意Verilog中编程的几个特性，两者缺一不可。对补码初步的认识：1、正数的补码与源码
发表于 2013/11/7 10:54:23
阅读（3170）
