搞定Verilog中的generate ，参数传递，for的用法
新工作第一天，看了看别人的代码，发现自己对于Verilog语言还是有很多不清晰的地方，谨以此篇博客。希望自己能够搞清楚一些不清晰地东西。即使将来忘了回过头来再看看也能够马上回忆起来。废话结束。上正文。Verilog-1
发表于 2015/3/31 0:05:58
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