Verilog中参数传递用法
以前发的博客中说要补参数传递的用法，现在用到了才想到补，哎....话不多说，补上。直接上例子说明吧。底层模块中：moduleA#（parametera=32'd0,b=32'd0)(inputclk,outputcnt)............endmodule其中a,b为定义的底层模块的参数，默认值为32'd0.在顶层模块中调用：A#(
发表于 2015/6/4 11:30:17
阅读（5574）
