[原创]FPGA主题季之基于Cyclone II的FPGA协处理器的应用
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发表于 2012/12/13 11:06:45
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浮生偷得半日闲，太忙了，有惊喜有担心，期待。。。。。。
最近给一个学校讲了一个小讲座，关于FPGA协处理器的应用，分享给大家，一起共勉。
首先要明白Cyclone 架构：
•这种芯片采用：
1.5V，0.13um SRAM工艺
•最多20060LE，288Kb RAM
•特点
–垂直结构的逻辑单元LE
–嵌入式存储块M4K block
–锁相环PLL
–IOE
•支持多种单端和差分标准的I/O接口，内含3个reg支持RRD
–高效的内部连线
–低延时的全局时钟网络
•最多8根全局时钟线组成
其中M4K block需要特别强调一下，这是一种嵌入式存储资源
–采用双口，单口存储器
•实现低成本的DSP系统，实现设计中所需的多个乘法器
专用外部存储器接口：
•Cyclone片内内嵌专用接口电路支持DDR SDRAM，FCRAM。最高带宽达266Mbps
•每个器件最多支持一个32b宽的具有纠错能力的双列存储器模块DIMM
–DDR SDRAM
•与SDR结构相同，带宽加倍，数据在时钟上下沿均传输
–FCRAM
•延迟较低，基于SRAM功能架构的存储器件，大容量，低功耗环境下，具有更好性能。在时钟上下沿均传输数据。
DDR SDRAM:
•与SDR结构相同，带宽加倍
•数据在时钟上下沿均传输
•命令（地址和控制信号）只在时钟上升沿传输
•输入数据在DQS的上下沿锁存，输出数据也以DQS的上下沿为参考
•DQS（data strobe）双向信号，读操作时，由DDR SDRAM驱动，DQS与数据边沿对齐；写操作时，由存储器控制器驱动与数据中央对齐。
•Burst方式（突发，burst length 2，4，8，etc.）
•Burst结束自动precharge
DDR SDRAM READ WAVEFORM
支持多种接口协议，主要包括：
•PCI
•SDRAM，FCRAM
•10/100及千兆以太网，IEEE802.3
•串行总线接口
–SPI， IIC，IEEE1394，USB
•多种通信协议(中低端通信设备中)
–E1，E3 欧标
–T1，T3 美标
–SONET/SDH 光纤
2个增强型PLL，高性能时钟管理能力
•频率合成
–提供3个clk输出，内部工作clk可不同于外部输入的clk
•可编程移相
–最高分辨率150ps，用于匹配关键时序路径上时钟沿的约束，如setup time，hold time
•片外时钟输出
–提供输出到外部的clk，用于系统时钟，同步板上的不同器件
•时钟反馈
–补偿内部延时或对齐输入clk和输出clk的相位
•可编程占空比
•失锁检测
•高速差分时钟信号的输入和输出
Cyclone II的引入：
•第2代cyclone系列,90nm工艺，
•容量扩展68416LE，1.1Mb RAM
•新增针对DSP应用的内嵌乘法器
–18x18b，150个
–与软乘法器比性能更高，LE资源更少
Cyclone II的DSP应用：
可用做DSP应用的FPGA协处理器，分担DSP处理器的复杂算法计算，提高系统整体性能
•消费类
–Set Top Box, camera, A/V会议设备，PDP，HDTV，便携式摄象机
•有线，无线通信
–Modem，数字环路线缆接入复用器DSLAM，LAN接入节点
•汽车电子
–导航系统，卫星无线接收，混合电视接收器，远程信息处理，娱乐设备
•军事，工业，医学
–医用设备，MRI，X-ray，雷达，软件无线电，网络测试设备
随着Cyclone II技术的成熟，和FPGA的紧密结合，会焕发新的生命力。
