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Stay Hungry, Stay Foolish.

Speed Grade——芯片的“速度等级”初探

最初接触speedgrade这个概念时,很是为Altera的-6、-7、-8速度等级逆向排序的方法困惑过一段时间。不很严密地说,“序号越低,速度等级越高”这是AlteraFPGA的排序方法,“序号越高,速度等级也越高”这是XilinxFPGA的排序方法。从那时起,就一直没

DSE—Design Space Explorer,FPGA后端设计自动化

《体育颂》(Ode to Sport)

学习Tcl(六)——串口操作

在当前的工作中,我们通过串口向U-BOOT发送命令,通过md、mw命令读写CPU的外部总线实现对FPGA的参数配置。我们遇到的问题是:如何简便快捷地向U-BOOT传递大量的命令。在FPGA作为协处理器的系统中,这一问题是很普遍的。可供选择的方案如下:0.一次性拷贝-粘贴大量的文本

All the Altera Cookbooks

Altera开始喜欢上了Cookbook。AdvancedSynthesisCookbook:ADesignGuideforStratixII,StratixIII,andStratixIVDevicesMay2007AN470:BestPracticesforIncrementalCompilationPartitionsandFloorplanAssignmentsDec2007EmbeddedDesignHandbookMar2008Qua

从AVM Seminar学习仿真过程自动化

在Aldec的AVMSeminar中,我最感兴趣的是AVMSVI-04-AutomatingTestbenchTaskswithTcl。这个Seminar讨论的内容和我当前的工作重点是重合的。研讨会定于Thursday8/07/2008,11:00AM(PacificDaylightTime)开始。我虽然提前进行了注册,第二天又是休息日,怎奈北京时间凌晨2点

The Pragmatic Programmer

Everyday,worktorefinetheskillsyouhaveandtoaddnewtoolstoyourrepertoire....youllstartseeingresultsinamatterofdays.Overtheyears,youllbeamazedathowyourexperiencehasblossomedandyourskillshavegrown.Thisiswherepragmatismcomesin.Youshouldn’tbeweddedtoa

TimeQuest就一定要搞定——看懂时序波形图

时序分析和时序约束在很多朋友看来是FPGA设计中的“高级”技术,是可以“明天再学”的功课。想一想,我们设计的每一个正确运行的数字电路在每一个ps内都正在我们有意或者无意设定的时序约束范围内运行着——时序分析这门所谓“高级&

TimeQuest就一定要搞定——图解Multicycle Path时序余量计算(未完待续)

在上一篇关于TimeQuest的文章中,我引用了QuartusII自带的一个示例。这个示例很有代表性——两个相位关系固定的时钟域、标准同步设计、复杂组合逻辑路径、调用了DSP资源。这个例子用来学习TimeQuest的用法和时序分析的基本原理是再好不过了。除了上面提到的几

TimeQuest就一定要搞定——由QSF生成SDC

QSF是QuartusSettingsFile的缩写,包含了一个Quartus工程的所有约束,包括工程信息、器件信息、引脚约束、编译约束和用于ClassicTimingAnalyzer的时序约束。SDC是SynopsysDesignConstraints的缩写,该文件用于TimeQuestTimingAnalyzer的时序约束和定制报告。在TimeQuest

Virtual JTAG仿真要点

半年前应jack0321朋友的要求,riple就想着要写这个题目,四个月前终于有机会做了仿真,还写了个自动生成测试向量的脚本,后来忙着其他事情,就拖到了现在。VJI的部分功能是通过自定义逻辑来实现的。对VJI仿真的目的就是验证这部分逻辑以及这部分逻辑与用户设计之

AVMS - Advanced Verification Methodology Seminars

AVM是AdvancedVerificationMethodology(高级验证方法学)的首字母缩写。riple最初看到AVM,是在MentorGraphics的网站上。自从OVM(OpenVerificationMethodology)提出以后,Mentor逐渐减少了对AVM的宣传。也难怪,AVM这个词太直白了,很难成为专用词汇。riple今天在网

网络测试测量文章汇总

SunriseTelecomintheNewsJDSUintheNewsEXFOintheNewsIxiaintheNewsFriMar26201010:23:06GMT+0800(ChinaStandardTime)ProgrammablehardwareplatformtransmitscontroldataoverpowerlinesThuMar18201010:10:46GMT+0800(ChinaStandardTime)Xilinxtodemo40-GbOTNmuxpon

采用Signal Spy增强VHDL的测试能力

可观测性和可控制性是对testbench的基本要求。与Verilog相比,VHDL语言缺少层次化路径访问的能力;但是在VHDL语言中可以通过全局变量进行entity之间的通讯,这里的全局变量就是在package中定义的signal。在实际应用中,Verilog的层次化路径访问是真正的“无损探测&

采用JobSpy控制Modelsim批处理仿真

JobSpy可以用来管理Modelsim的批处理仿真过程,具体应用如下:1.Checkingtheprogressofasimulation.2.Examininginternalsignalvaluestocheckifthedesignisfunctioningcorrectly,withoutstoppingthesimulation.3.Suspendingonejobtoreleasealicenseforamoreimportantjob,
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