Virtual JTAG相关链接
使用VJ的人越来越多了，多好!http://www.antfarm.org/blog/aaronf/2007/08/xii_gathering_the_xbox_dvd_rem.htmlhttp://www.alteraforum.com/forum/showthread.php?t=1686http://www.alteraforum.com/forum/showthread.php?p=6835http://forum.niosforum.com/forum/inde
发表于 2010/4/28 10:36:15
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Virtual JTAG的Xilinx等价工具——BSCAN
偶然在Xilinx的网站上发现了等价的工具BSCAN：UsingtheJTAGInterfaceasaGeneral-PurposeCommunicationPorthttp://toolbox.xilinx.com/docsan/xilinx8/help/iseguide/html/ise_debugging_strategies.htmhttp://toolbox.xilinx.com/docsan/data/alliance/lib/lib3_11.htmh
发表于 2010/4/28 10:34:14
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FSM的安全选项——“安全”意味着什么？
QuartusII中的SafeStateMachine编译选项对FSM在FPGA中的实现方式有很大影响。这一影响在RTL视图中不可见。这一选项是否引入了“BoobyTrap”电路？观察TechnologyMap视图，可以发现一些原有的寄存器合并优化不执行了，实
发表于 2010/4/28 10:31:13
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FSM的状态编码——还是托付给综合工具吧
在QuartusII的AssignmentEditor里可以指定任意一个FSM的状态编码方式；在编译报告里可以看到FSM的最终状态编码。即使选用User-Encoded的方式，也有可能状态寄存器的个别位的逻辑会发生翻转。QuartusII可以通过复位信号识别IDLE状态，并且针对这一状态
发表于 2010/4/28 10:27:29
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FSM的时序优化——输入逻辑预计算和流水化
1.跨时钟域同步。对于FPGA的异步输入信号，这是必须的，对于FSM更是如此。因为没有跨时钟域信号的前级驱动时钟特性信息，所以需要在同步器前设置时序约束：false_path。2.复杂组合逻辑寄存。增加的一级寄存器会引入一个周期的延时，需要在设计中通过“预计算&rdquo
发表于 2010/4/28 10:26:46
阅读（2308）
TimeQuest就一定要搞定——图解Setup Time时序余量计算
一图胜千言。QuartusII7.2版的TimeQuestTimingAnalysis工具中新添加了“波形察看”功能，可以帮助设计者更直观地理解特定路径上寄存器之间的时序关系。对于时序分析初学者来说，理解时序分析的公式与实际器件的物理特性之间的对应关系是一
发表于 2010/4/28 10:25:38
阅读（6078）
TimeQuest就一定要搞定——时序约束和分析流程
TimeQuest的约束和分析流程是与QuartusII的编译流程紧密结合的。如下图所示：TimeQuest进行约束和分析的对象都来自QuartusII编译流程各阶段的编译结果。二者对应关系如下：1.分析与解析StartAnalysis&Elaboration->RTLViewer
发表于 2010/4/28 10:10:02
阅读（5692）
FPGA设计者的5项基本功
记得《佟林传》里，佟林练的基本功是“绕大树、解皮绳”，然后才练成了什么“鬼影随行、柳叶绵丝掌”。在我看来，成为一名说得过去的FPGA设计者，需要练好5项基本功：仿真、综合、时序分析、调试、验证。需要
发表于 2010/4/28 10:05:40
阅读（2879）
学然后知不足，教然后知困
“虽有嘉肴，弗食，不知其旨也；虽有至道，弗学，不知其善也。是故学然后知不足，教然后知困。知不足，然后能自反也；知困，然后能自强也。故曰：教学相长也。《兑命》曰：学学半。其此之谓乎。”2007年过去了，展望2008年，工作上需要做三
发表于 2010/4/28 10:03:50
阅读（2274）
手工改变Quartus II软件的编译速度
QuartusII的编译速度一直是个问题：太慢！尤其在进行FPGA调试时，加入SignalTAPII后编译时间明显延长，一次就要15分钟（对我当前的机器配置和设计来说）。使用QuartusII快5年了，这是一个很深刻的体会，也带来几个好处。1.我在等待编译结果时不得不翻翻书、看看文档，由
发表于 2010/4/28 10:02:10
阅读（3415）
FSM的最佳描述——输出同步的Mealy型状态机
在上一篇关于FSM的blog中，我分析了状态机输出同步对状态机运行性能的影响——结论是，输出同步可以带来运行性能的提升。这一结论是通过分析一个简单的Mealy型FSM得到的。该结论是否也适用于Moore型状态机呢？对于Moore型状态机，输出同步
发表于 2010/4/28 10:00:08
阅读（5583）
To be an Architect
一直以来，都觉得搭建一个SOPC系统很难。不是因为软件的使用存在问题——我可以阅读文档、咨询论坛上的高手、自己动手试试；而是因为搭建一个功能完备、结构自洽的SOPC系统太不易了——随便打开一个Altera提供的设计示例就会发现那么多的设备、那么
发表于 2010/4/28 9:52:31
阅读（2036）
加快SignalTAP II编译过程的小技巧
使用StartAnalysis&Elaboration代替StartAnalysis&Synthesis可以显著缩短编译时间，对于添加节点来说，效果是相同的。原理如下：ripleGototheProcessingmenu,pointtoStartandselectStartAnalysis&Elaborationtocompilethedesign.Beforeyoucanconnectt
发表于 2010/4/28 9:51:09
阅读（7990）
使用SignalTAP II必须要关闭的编译选项
以前遇到过几次类似问题，只知道关闭一下就可以通过，但是没搞清原理。在Altera的一篇文档里找到了答案：IntheSettingsdialogbox,undertheCompilationProcessSettingssection,selectIncrementalCompilation.SettheIncrementalCompilationoptiontoOff.ByturningofftheInc
发表于 2010/4/28 9:50:14
阅读（2487）
如何在SignalTAP II中保留特定节点
在使用SignalTAPII的过程中，我经常发现一些用于调试的逻辑（比如调试用的计数器）会被优化掉，不能出现在调试波形中。在Altera的一篇文档中，发现了以下关键信息：Inthelogicsynthesisstage,theQuartusIIsoftwaremayoptimizeawaysignalsthatyouaretryingtoanalyzewitht
发表于 2010/4/28 9:49:28
阅读（1915）
