最近在思考一些问题，有了一些想法，准备深入挖掘一下。唯恐遗漏，先记在这里。

1. 时序收敛的手段和原理（完成），《深亚微米FPGA结构与CAD设计》读后感（延后）。
2. 以前设计的跨时钟域接口电路毛刺滤除逻辑的优缺点分析。
3. Tcl语言在Quartus II编译中的使用。
4. Modelsim下交互式控制BFM的尝试。
5. TimeQuest中对I/O延时的约束。

6. SDC约束的输入和校验流程。