最近一段时间以来一直在尝试使用TimeQuest。胡乱配置了一通，屡屡失败。于是下定决心，从基本概念开始，力争把TimeQuest这个简化版的PrimeTime搞定。

时序分析在ASIC设计中的重要性毋须多说（我也不甚了解）。在FPGA设计中，很少进行细致全面的时序约束和分析，Fmax是最常见也往往是一个设计唯一的约束。这一方面是由FPGA的特殊结构决定的，另一方面也是由于缺乏好用的工具造成的。好的时序约束可以指导布局布线工具进行权衡，获得最优的器件性能，使设计代码最大可能的反映设计者的设计意图。

花些功夫在静态时序分析上既可以保证设计质量，也可以促使设计者再认识自己的代码。这后一点，对于我们这些逻辑设计初学者来说，尤为重要。从门级（在Altera的FPGA器件中是LE级）再认识自己的代码，可以更深入地体会语言的特点，也可以更深入地理解综合工具对语言的处理，对于设计能力的提高帮助很大。

TimeQuest是Altera在6.0版的软件中加入的具备ASIC设计风格的静态时序分析（STA）工具。通过初步试用和观看网络教程，我感觉TimeQuest确实比Timng Analyzer功能强大一些，而且使用界面比较友好，易于进行深入的时序约束和结果分析。

TimeQuest采用Synopsys Design Constraints（SDC）文件格式作为时序约束输入，不同于Timing Analyzer采用的Quartus Settings File（QSF）约束文件。这正是TimeQuest的优点：采用行业通用的约束语言而不是专有语言，有利于设计约束从FPGA向ASIC设计流程迁移；有利于创建更细致深入的约束条件。

对于时序分析，我刚刚入门；采用TimeQuest进行约束输入也是第一次。在这一系列的博客里面，我计划记录自己在学习中获得的知识要点和实践中遇到的各种问题，既是自己的学习笔记，也希望对他人的工作有所助益，更希望大家提出批评意见，共同进步。

下一篇先写一些时序分析的基本概念，这些内容在Quartus II的使用手册中都有，我只是做一些翻译和整理的工作。

背景资料：Altera中文网站上给出的TimeQuest资源链接，其中关于时序分析的基本概念内容很好。Aletra中文网站上给出的TimeQuest示例。

相关联接：利用TimeQuest分析仪使FPGA设计直接支援SDC时序分析，TimeQuest 设计范例是否有误?