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Stay Hungry, Stay Foolish.

从AVM Seminar学习仿真过程自动化

在Aldec的AVMSeminar中,我最感兴趣的是AVMSVI-04-AutomatingTestbenchTaskswithTcl。这个Seminar讨论的内容和我当前的工作重点是重合的。研讨会定于Thursday8/07/2008,11:00AM(PacificDaylightTime)开始。我虽然提前进行了注册,第二天又是休息日,怎奈北京时间凌晨2点

AVMS - Advanced Verification Methodology Seminars

AVM是AdvancedVerificationMethodology(高级验证方法学)的首字母缩写。riple最初看到AVM,是在MentorGraphics的网站上。自从OVM(OpenVerificationMethodology)提出以后,Mentor逐渐减少了对AVM的宣传。也难怪,AVM这个词太直白了,很难成为专用词汇。riple今天在网

学点儿验证——断言验证的优点

学习SystemVerilog(二)——学习它的理由

学习SystemVerilog的理由也很多,我在阅读SystemVerilogforDesign和SystemVerilogforVerification两本书前言的过程中,总结出了SystemVerilog在以下几个方面对Verilog的增强:更清晰、准确、简洁的硬件描述能力——Design。在上一篇关于学

学习SystemVerilog(一)——不学习它的理由

想要学习SystemVerilog已经很久了。曾经尝试通过Accellera网站上给出的LRM学习,怎奈内容众多,找不出入手点和重点,只能望而却步。虽然手头有三本SystemVerilog方面的书:《SVA应用指南》,《SystemVerilog验证方法学》和《高级验证方法学》,但是难成系统。第一本只给

什么是“高级验证方法学”?

Afunctionalverificationmethodologysupportstheartandscienceofverifyingelectronicsystems.Specifically,theAVMisamethodologytobuildpiecesofsoftware,calledtestbenches,whosefunctionistoverifyelectronicdesigns.TheAVMprovidesastructurefordevelopingtestbencha

《高级验证方法学》(AVM Cookbook)中文版首“发”

今天去参观了EDATechForum——MentorGraphics一年一度的技术论坛。一大早赶到了亚运村,还不到8点半,已经有近百人在排队注册了——“像到了火车站”。大概是为了那几个背包来的吧,不过真正有幸见到背包的人已经离开了。还是Intel大方,

《SystemVerilog验证方法学》中文版首发式

昨天上午去参观了Synopsys春季技术研讨会的开幕式。由于工作原因,听完了开幕式,拿到了讲座文稿就匆匆回到班上了。在开幕式上,有一项特殊的内容:VMMforSystemVerilog中译本的首发式。VMM就是VerificationMethodologyManual。会上见到了夏宇闻老先生和该书中译本的翻
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