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Verilog中parameter和define的区别(转)

1、语法声明:parameterxx=yy;`defineXXYY使用:xx`XX2、作用域parameter作用于声明的那个文件;`define从编译器读到这条指令开始到编译结束都有效,或者遇到`undef命令使之失效。如果想让parameter或`define作用于整个项目,可以将如下声明写于单独文件,
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