去年毕业进入岗位工作，进行FPGA的开发

做了LCD的显示，然后做了开源MAC移植，后面做了三口交换机，以及Device level ring

交换机在别人的基础搭建，最困难的都已完成，所以后续相对难度降低，却做的并不完善，郁闷，问题一直未定位，，，

后续有时间再去完善。

时隔一年，因展示需要显示驱动器的状态等，重新开始LCD

现在来看刚工作时写的Verilog程序，不管是coding style，或者模块划分，完全没有规范，

（PS:研究生期间仅对FPGA做过了解，从未进行过设计开发）

导致现在添加功能模块时极其困难，

所耗费的LEs也非常之多，

以后在开始设计之前需对整体进行规划，

分析全部所需功能，根据功能进行模块划分，设计状态机流程，

将多步流程，化解为简单的多个状态机！

开此blog想以此来对每天的工作进行总结，记录工作中的想法~