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.gitignore 内容 记录一下*.o*.hex*.bin*.axf*.exe*.pdb*.idb*.ilkbuild*.obj*.bak*.dep*.lib*.a*.i*.d*.crf*.htm*.lst*.iex*.Opt*.uvo...

在进行modelsim仿真时，常常需要根据仿真结果，对源文件做修改，在重新仿真。每次手动修改后，还得一步步的编译、仿真、添加信号列表，很麻烦。Modelsim是支持transcript的，可以编写一个脚本来运行。网络上能找到很多do文件的写法。这里说的方法，是从modelsim软件中的

原文出自：http://www.cnblogs.com/asus119/archive/2011/04/01/2001774.html最近，做一个IP核的调试，但是里面调用了Altera的syncram，这样ModelSim就不能直接进行仿真，而QuartusII又不支持Tesbbench的仿真，所以为了在ModelSim中仿真就必须将Altera的这些仿真库添加

创建胡小组 ZYNQ学习 几天没更新话题，小组被锁定这是违规被删除了吗管理员能看到的话答复下吧

复位信号也会涉及到跨时钟域处理复位分为异步复位和同步复位。在异步复位中，复位信号也是逻辑的敏感信号，故而不会涉及到跨时钟域处理，但是在同步信号中，时钟信号采样复位信号，则要求复位信号保持时间大于时钟周期，以保证能够采样到复位信号。在hdl设...

第一：性能我们选好了IC是要用到产品中的，而产品则是要去认证的。从企业生存的角度出发，产品是要经过客户的认可的，所以性能必须放在第一位。而一个芯片性能的好与坏是不可能一下子就看的出来的，我们可以用以下三种方式来判断其性能如何：1、看同行产品：如果同行有

1打开modelsim软件进入modelsim软件，新建工程file->new->project:2、设置工程名与路径，默认库work即可3、要让选择是新建一个文件还是添加已存在的文件，这两个都可以选择，假如事先编好了文件，就选择添加进来，假如没有就新建。在这里使用添加已有文件，在软件

Quartusii自带了在线调试分析工具SignalTapii，可以查看运行中节点信号数据。1、首先，建立使用SignalTapII所需的文件。出现如图的signaltap界面也可以Tools->SignalTapIILogicAnalyzer直接打开，会自动新建文件。2、接下来就是一些设置.配置JTGA链路在这里选择仿真

在verilog中，常用到参数定义parameter定义一个常量，如parameterIDLE=4’d0；。尤其在使用状态机时，这种定义，使得状态转换变得清晰，并且便于维护。同样的，代码中，还可以使用localparam定义，它与parameter的都只在当前模块有效，区别只是在于localpara不可变，而p

记录一下：HEX文件以行为单位。每行以字符‘:’(0x3a)开头，以回车换行符0x0d,0x0a为结束。每行开始和结束之间的所有内容，都是以字符形式表现的。例如数据如果是0x1A，那么转换到HEX格式的行里面就是0x310x41。如果数据是16bit的，例如地址，则先显示高位，后显示底位

Spartan6系列FPGA资源列表其中，后缀带T的器件（如XC6SLX75T）表示含有高速收发器GTP。文档ds160Spartan-6FamilyOverview介绍了这些信息。

在产品设计时，我们往往需要根据需求寻找所需IC，比如在设计PC-TV盒时，需要能够将vga输出的模拟信号转化为数字信号的IC。不知道需要的IC的型号，应该怎么来寻找IC？第一反应是去ADI或是TI的官网去找，因为知道这两家大厂在这方面擅长。于是进入ADI官网，anologdevice，

从vivado启动sdk无法加载硬件信息的问题工程路径不能有空格在vivado中，硬件导入sdk过程中，从vivado启动sdk。File–>LanuchSDK，sdk启动后，却提示：无法导入硬件。好吧，路径中不能有空格。

在verilog中，常用到参数定义parameter定义一个常量，如parameterIDLE=4’d0；。尤其在使用状态机时，这种定义，使得状态转换变得清晰，并且便于维护。同样的，代码中，还可以使用localparam定义，它与parameter的都只在当前模块有效，区别只是在于localpara不可变，而p

在设计中，发现编译器自动添加了altshift_taps模块，，而正是这个模块，造成了时序违规编译器自动添加自然是为了取得更好的编译效果，但是这用自动添加的模块，会让我们有一种无从下手的感觉，时序违规了，还不知道怎么调整，常用的添加寄存器打拍的方式也不管用了，所