老莫

最近在写点小论文，又捡起了Verilog来用用。但是发现了很蛋疼的事情……出来的结果总是不对~~~~~由于这是一种新的算法，所以我不太确定到底是我系统架构上有什么缺陷，还是说本身代码有什么问题，疑惑是都有问题……一开始老是想搞