明德扬至简设计法--verilog综合器和仿真器
Verilg是硬件描述语言，顾名思义，就是用代码的形式描述硬件的功能。而我们最终是要在电路上实现该功能的。当Verilog描述出硬件功能后，我们需要综合器对Verilog代码进行解释，将代码转化成实际的电路来表示，最终实际的电路，我们称之为...
发表于 2018/10/10 15:49:42
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明德扬fpga公开课系列视频，长期更新！！
1.腾讯课堂第一课-fpga设计法SPI接口设计2.腾讯课堂第二课-SCCB接口、AD采集接口设计3.如何读懂别人的代码4.算法的verilog实现-FIR滤波器的设计实现5.FPGA原码补码运算_fpga学习6.基于FPGA小数的加减法实...
发表于 2018/1/17 16:07:15
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SDRAM_至简设计法纯逻辑实现
纯逻辑实现SDARM控制器工程说明本项目展示如何用“至简设计法”设计SDARM，具体功能要求如下：1）读写仲裁机制：当同时出现读写请求时，如果上次执行了读操作，则此次执行写操作；如果上一次执行了写操作，则此次执行读操作。如果不是同时出现读写...
发表于 2017/8/2 11:42:11
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用至简设计法进行PWM流水灯设计
脉冲宽度调制（pulse width modelation）简称PWM，利用微处理器的数字输出来对模拟电路进行控制的一种非常有效的技术，广泛应用在从测量、通信到功率控制与变换的许多领域中脉冲宽度调制是利用微处理器的数字输出来对模拟电路进行控...
发表于 2017/7/6 11:03:09
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明德扬至简设计法设计的IP核加法器
明德扬至简设计法设计的IP核加法器，在Quartus II 和ISE中都有加法器的IP core，可以完成无符号数和有符号数的加、减法，支持有符号数的补码、原码操作及无符号数的加、减操作，引入了最佳流水线操作，可以方便的为用户生成有效的加法...
发表于 2017/5/11 17:38:07
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基于ALTERA实现的8位串行乘法器
明德扬至简设计法设计的8位串行乘法器，利用左移，然后相加，根据二进制数的权位来决定左移几位，实际上乘法结果就是被乘数乘以每一位乘以模（10）的N次方的累积和。
发表于 2017/5/11 17:31:10
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明德扬FPGA设计模板分享（2）
FPGA工程师都知道，Verilog代码绝大部分都是always语句，结构基本上都是一致的，为了减少重复性的工作，让工程师专注于设计实现，明德扬精心制作了常用模板，只要你安装好明德扬提供的GVIM，就能使用这些模板了。1.时序逻辑的模板在G...
发表于 2017/5/5 15:32:51
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明德扬FPGA设计模板分享(1)
FPGA工程师都知道，Verilog代码绝大部分都是always语句，结构基本上都是一致的，为了减少重复性的工作，让工程师专注于设计实现，明德扬精心制作了常用模板，只要你安装好明德扬提供的GVIM，就能使用这些模板了。1.时序逻辑的模板在G...
发表于 2017/5/5 15:15:44
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BCD译码的实现_移位加3算法
BCD译码是指将二进制数，转换成BCD格式。如当cnt_s值为10时，也就是8’b00001010，转换成个位值为4’b0000，十位值为4’b0001。这个转换过程就是BCD译码。此处介绍二进制转BCD码的硬件实现，采用左移加3的算法，具...
发表于 2017/4/18 11:14:31
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基于至简设计法实现的万年历功能
一、功能描述1、上板复位后从元年1月1号开始计数，为方便上板调试，将一天的时间压缩为1秒；2、按键用于设置日历，按下按键0进入设置状态，再次按下按键0退出设置状态；3、按键1来选择想要设置的年月日的各个位；4、按键2在设置状态进行计数设置，...
发表于 2017/3/16 17:49:37
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【明德扬劲爆分享】基于至简设计法实现的红外接收 verilog
明德扬分享的红外接收工程，该工程甚至至简设计法实现，已经在板子上亲测可用。需要该功能的，添加verilog文件就可以使用了。
发表于 2017/2/24 16:20:37
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