VHDL代码练习之全加器
在学习VHDL，写的小代码贴上来吧，备忘。先写一位全加器，然后利用一位全加器搭成四位全加器。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityfull_add_1isport(a:instd_logic;b:instd_logic;cin:instd_log
发表于 2012/12/12 11:07:02
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