八位全加器行为模块之vhdl与verilog比较
verilog代码，非常简单：moduleadd8(a,b,cin,cout,sum);input[3:0]a;input[3:0]b;inputcin;outputcout;output[3:0]sum;assign{cout,sum}=a+b+cin;//也注释掉这一行，用下面4行也许会好理解一点；//wire[4:0]c_sum;//assignc_sum=a+b+cin;//assignsum=c_sum[3:0];//assig
发表于 2012/12/12 20:30:38
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