【再说FPGA】Verilog生成语句以及Xilinx原语的使用示例
最近做QDRIISRAM控制器，要用到xilinx的原语IDDR，我的数据输入输出是18位的，又用到Generate将一位输入输出IDDR扩成18位,以前没用过generate,也不太熟悉，现在已熟悉其应用场合及其用法，不多解释，看如下代码实例，一目便了然：moduleSRAM_IDDR_RD_
发表于 2013/2/27 22:19:59
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