【再说FPGA】Note:A gray code
modulegray(inputclk,inputrst_n,outputreg[3:0]gray);reg[3:0]bin;wire[3:0]bnext;wire[3:0]gnext;always@(posedgeclkornegedgerst_n)beginif(!rst_n)beginbin<=0;gray<=0;endelsebeginbin<=bnext;gray<=gnext;endendassignbnext=bin+1;assigngnext=(bnext
发表于 2012/12/28 17:33:24
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八位全加器行为模块之vhdl与verilog比较
verilog代码，非常简单：moduleadd8(a,b,cin,cout,sum);input[3:0]a;input[3:0]b;inputcin;outputcout;output[3:0]sum;assign{cout,sum}=a+b+cin;//也注释掉这一行，用下面4行也许会好理解一点；//wire[4:0]c_sum;//assignc_sum=a+b+cin;//assignsum=c_sum[3:0];//assig
发表于 2012/12/12 20:30:38
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vhdl初学之计数器
用惯了verilog,看vhdl确实复杂多了，尤其是testbench相当麻烦。下面是八位可复位重载计数器vhdl代码极其testbench。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitycount_8isport(clk,rst_n,load:instd_log
发表于 2012/12/12 20:13:27
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VHDL代码练习之全加器
在学习VHDL，写的小代码贴上来吧，备忘。先写一位全加器，然后利用一位全加器搭成四位全加器。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityfull_add_1isport(a:instd_logic;b:instd_logic;cin:instd_log
发表于 2012/12/12 11:07:02
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lcd1602代码
这是之前的lcd1602代码，自己觉得代码思路还是比较简洁清晰的，贴这里吧，初学verilog的可以看一下。下面的显示的都是内部给出的数据，可以加进输入输入端显示外部输入数据，也方便代码的移植。自己写的时候没写注释，刚刚把注释全部加上去，结果这里的文字跟代码全混到
发表于 2012/12/3 17:01:17
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