CPCI随记
一、INDSEL,REQ,GNT,CLK信号的分配表一系统槽SLOT1REQ,GNT,CLK连接关系信号名连接器管脚信号名连接器管脚信号名连接器管脚REQ0#J1.A6GNT0#J1.E5PCICLK0J1.D6REQ1#J2.C1GNT1#J2.D1PCICLK1J2.A1REQ2#J2.E1GNT2#J2.D2PCICLK2J2.A2REQ3#J2.E2GNT3#J
发表于 2013/10/8 21:16:24
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磁珠在开关电源EMC设计中的应用
文中介绍了铁氧体磁珠的特性，并且根据它的特性详细分析和介绍了其在开关电源EMC设计中的重要应用，给出了在电源线滤波器中的实验和测试结果。EMC问题已经成为当今电子设计制造中的热点和难点问题。实际应用中的EMC问题十分复杂，绝不是依靠理论知识就能够解决的
发表于 2013/9/29 22:27:34
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【再说FPGA】Verilog生成语句以及Xilinx原语的使用示例
最近做QDRIISRAM控制器，要用到xilinx的原语IDDR，我的数据输入输出是18位的，又用到Generate将一位输入输出IDDR扩成18位,以前没用过generate,也不太熟悉，现在已熟悉其应用场合及其用法，不多解释，看如下代码实例，一目便了然：moduleSRAM_IDDR_RD_
发表于 2013/2/27 22:19:59
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【技术分享】双向口的仿真
moduleinout_sim(din,clk,ctrl,dout,dinout);input[3:0]din;inputclk;inputctrl;outputreg[3:0]dout;inout[3:0]dinout;reg[3:0]din_reg;assigndinout=ctrl?din_reg:4'hz;always@(posedgeclk)if(ctrl)din_reg<=din;elsedout<=dinout;endmodule`timescale1ns/1nsmod
发表于 2013/2/25 21:40:03
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End or start
那一年结束了，某一年开始了，为什么总要在敏感的节点留下并不XK的痕迹..2012有太多的事是字行言语间不愿意提及的，直到年底也没有看到传说中无穷尽的黑暗，或许结束的一切早已经赋予了2012末日的含义，给你很多重生的选择，可是即使涅槃，与你最初的欲想也相去甚远,,,T
发表于 2013/1/5 15:05:08
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【再说FPGA】uart数据收发控制器结构设计
前几天写了UART的收发控制器，能够正确地发送和接收数据，但是用于实际应用还差很远，最主要的是数据输入端需要发送的数据你必须配合UART的波特率时钟送入才行，否则会丢失数据，解决这个问题的方法是在发送端和接收端都加一个FIFO
发表于 2013/1/4 0:29:38
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【再说FPGA】Note:A gray code
modulegray(inputclk,inputrst_n,outputreg[3:0]gray);reg[3:0]bin;wire[3:0]bnext;wire[3:0]gnext;always@(posedgeclkornegedgerst_n)beginif(!rst_n)beginbin<=0;gray<=0;endelsebeginbin<=bnext;gray<=gnext;endendassignbnext=bin+1;assigngnext=(bnext
发表于 2012/12/28 17:33:24
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UART串口收发控制器
UART调试记录：UART协议看起来很简单，但是里面涉及好几个小细节，处理起来也不是那么轻松顺畅的，代码写完，调试过了再想起来来也确实就那么回事。重要的是掌握解决问题的方法，代码贴在这里，备忘备参考备修改。异步通信协议这是
发表于 2012/12/27 21:47:43
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典型的状态机设计实例
Note:Allofflowingarefromwebsiteofaltera//4-StateMealystatemachine//AMealymachinehasoutputsthatdependonboththestateand//theinputs.Whentheinputschange,theoutputsareupdated//immediately,withoutwaitingforaclockedge.Theoutputs//canbewrittenmorethanonceper
发表于 2012/12/17 13:56:55
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My note of how to use QAR file
HowtoUseQuartusIIDesignExamplesThesedesignexamplescontainlinkstoadownloadableexecutablefile(.exe),zippedfile(.zip),orQuartusIIprojectarchived(.qar)file.Thesefilescontainallofthenecessarydesignandprojectfilestousetheexample.Tousetheexamples,performthe
发表于 2012/12/17 12:15:23
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时序初步
0、建立时间（Tsu）是指时钟信号上升沿到来以前数据稳定不变的时间；保持时间（Th）是指在触发器的时钟信号上升沿到来以后数据稳定不变的时间；如果建立时间或者保持时间不够，数据将不能在这个时钟上升沿被打入触发器；&nbs
发表于 2012/12/16 22:19:52
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从同步FIFO看模块化设计风格
这两天抽时间把FIFO好好看了下，异步FIFO空满标志的算法值得深究，同步FIFO虽然用的不是很多，但是对于理解fifo的原理还是非常有益的，写异步FIFO也是先从写好同步fifo开始，下面贴出同步fifo代码，备忘...层次化设计是把更成细分为很多的小功能模块
发表于 2012/12/15 22:24:45
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八位全加器行为模块之vhdl与verilog比较
verilog代码，非常简单：moduleadd8(a,b,cin,cout,sum);input[3:0]a;input[3:0]b;inputcin;outputcout;output[3:0]sum;assign{cout,sum}=a+b+cin;//也注释掉这一行，用下面4行也许会好理解一点；//wire[4:0]c_sum;//assignc_sum=a+b+cin;//assignsum=c_sum[3:0];//assig
发表于 2012/12/12 20:30:38
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vhdl初学之计数器
用惯了verilog,看vhdl确实复杂多了，尤其是testbench相当麻烦。下面是八位可复位重载计数器vhdl代码极其testbench。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitycount_8isport(clk,rst_n,load:instd_log
发表于 2012/12/12 20:13:27
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