多图对比：Vivado与ISE开发流程的差异
为了体现Vivado与ISE的开发流程以及性能差异，本文使用了相同的源码、器件，IP核分别用自己软件下的最新版本例化，时钟及管脚约束完全相同。开发流程：建立工程->加入代码->添加IP核->初步综合->添加约束->综合实现附：测试用源
发表于 7/26/2014 5:19:13 PM
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用FPGA实现DDS任意波形发生器
DDS直接数字式频率合成器（DirectDigitalSynthesizer），相信所有人看到这个名字就觉得不会陌生。有些资料讲述的方式太高大上，不少人一时半会接受不了。本篇文章从双口RAM入手，由浅入深脱掉DDS高大上的外衣。基本原理框图：两个关键术语：a.
发表于 7/7/2014 11:39:16 PM
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Vivado经典案例——使用Simulink设计FIR滤波器
FIR(FiniteImpulseResponse)滤波器：有限长单位冲激响应滤波器，又称为非递归型滤波器，是数字信号处理系统中最基本的元件，它可以在保证任意幅频特性的同时具有严格的线性相频特性，同时其单位抽样响应是有限长的，因而滤波器是稳定的系统。因此，FIR滤波器在通信、图
发表于 6/28/2014 10:30:33 PM
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