xilinx和altera学习FPGA好方法
学几年fpga也是学的一坨屎，是因为你没遇到好的人给你带路，也没有好的公司给你练习。 xilinx的FPGA学习方法，一个是芯片手册，XILINX的芯片手册不太好搜索，现在有专门的软件DOCnav的，来搜索文档，还是...
发表于 2017/9/7 22:40:36
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状态机效率
很多人写fpga代码都会用到状态机，尤其是读取FIFO的数据更是需要状态机的过程分析。 关键问题一个读取数据效率问题，这个涉及到FIFO的后端读取或者前端写入效率问题。 经常看到很多FIFO的读取或者写...
发表于 2017/9/7 22:31:04
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verilog的timescale 问题
timescale的介绍 timescale包含时间单位和时间精度两部分。设定格式为`timescale timeunit / timeprecision timeunit和timeprecision由值1、10、和...
发表于 2017/9/7 22:22:39
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xilinx的K7 GTX 高速收发器普通8b10b转换
xilinx的K7带收发器包含GTX和GTH两种，GTX收发器速度慢点，价格便宜，很多人用这个型号。 GTX收发器主要注意时钟参考，GTX收发器4个收发器有QPLL时钟和CPLL，时钟，QPLL时钟是在6GHz以上应用。CPLL是在0....
发表于 2017/9/2 10:02:19
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vivado使用modelsim仿真细节考虑
至于modelsim路径设置大家都是知道的。关键compiled library localtion设定路径问题。我开始一直以为是仿真的临时目录，后来才知道是xilinx预先编译的仿真库文件所在位置。所以必须先执行仿真库预编译方式。
发表于 2017/9/2 9:29:06
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FPGA时序技巧
FPGA写代码写久了需要点技巧。程序健壮性，稳定性很需要考虑。 比如说一个例子，把一个RAM的数据写入另外一个RAM中。 新手肯定是读一个写一个。关键问题是，RAM的厂家的IP读数据过程是会有一个时钟或者2个时钟延时问题。所以...
发表于 2017/8/27 18:31:38
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cyclone V GT设计要点
CYCLONE V是2012一批产品了。我当时记得只用了普通逻辑设计。没有带收发器的功能设计。现在带了收发器，所以有必要总结下设计要点。 1. cycloneV的 内核电压是1.1v，收发器也是1.1v，这个需要主要有个上电时序要求。...
发表于 2017/8/4 21:20:02
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关于安装vivado2017版本，安装vc++ 2015运行库失败
最近用服务器安装windows7 64位操作系统，然后又安装vivado软件。结果vivado安装到最后的时候，弹出vc++2015 运行库不正常。 弹出的信息是设置失败，0x800b010a，无法建立到信任根颁发机构的证书链...
发表于 2017/8/4 21:09:06
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ARRIA10开发设计要领
估计大概明年很多人就会用arria10做网络平台加速了，还有安防的视频加速算法，无线小基站，或者arria10做机器视觉平台。这些都是明年2018的可能要做的事情。 arria10虽然吹了这么几年，但是芯片还是有些b...
发表于 2017/7/9 23:14:16
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关于FPGA图像处理算法验证板
淘宝网和电子论坛，卖开发板都是烂大街了。说实在的，视频处理开发板也是挺多的。但是说实在，总感觉很多fpga图像处理板子，无非简单利用摄像头做做图像插值，滤波器，二值化处理。 但真正项目有这么简单吗？图像处理最基本...
发表于 2017/7/8 19:28:32
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altera RAPIDIO使用
用altera的RAPIDO核，明白核总线中master和slave，master是对方操自己设备读写的。slave是操作自身或者对方的
发表于 2017/6/25 13:01:08
阅读（1969）
关于nios使用ddr2,DDR3
好久没有写博客。最近使用nios调试rapidio，无意中用DDR3做nios的缓存。结果有些问题。第一个，nios2操作DDR的总线时钟必须大于或者等于DDR的输出时钟，否则中断函数异...
发表于 2017/6/25 12:50:38
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vivado 自定义的IP加fifo单元注意点
对于自定义IP没啥好说的。有个问题就是如果自己的IP要用xilinx公司的IP，这个时候特别注意是FIFO这个IP。在左边的simulation的栏目中，展开FIFO的IP，要把GLBR.V这个复位文件选择不要在仿真。否则用vivado仿真...
发表于 2016/9/29 23:36:57
阅读（5198）
