CYCLONE V是2012一批产品了。我当时记得只用了普通逻辑设计。没有带收发器的功能设计。现在带了收发器，所以有必要总结下设计要点。

1. cycloneV的 内核电压是1.1v，收发器也是1.1v，这个需要主要有个上电时序要求。一般来说越低的电压越应该上电。

2. Vbat 电池电压加密和不加密是两个电压范围。一般来说可以 设置为2.5v或者3.0，省事环境用2.5V.

3. cyclone V 默认是使用EPCQ器件启动，所以软件设定了启动时钟是内部晶振100MHz。有些大神用M25P一类的flash，需要设定为EPCS器件，配置时钟改成12.5MHz时钟。

4. CLKUSR引脚跟ARRIA10区别不一样，CLKUSR是外部提高配置时钟启动epcq配置芯片。

5. cyclone V带DDR有软核和硬核，硬核的引脚是固定，在官方引脚表是带前缀T。软核是不固定，但是必须在DQS和DQ数据线上。其他的位置会无效。

6. cyclone V的ddr3的参考时钟在控制ddr地址或者数据线上的CLK引脚上。不要放置在其他区域，布线不成功。引脚设定是LVDS。

7. 收发器的参考时钟也是在收发器bank区域上。

8. 收发器IO设定是1.5V PCM电平模式。