估计大概明年很多人就会用arria10做网络平台加速了，还有安防的视频加速算法，无线小基站，或者arria10做机器视觉平台。这些都是明年2018的可能要做的事情。

arria10虽然吹了这么几年，但是芯片还是有些bug，altera这代arria10其实就是xilinx的7系列功能，但是在成本上面arria10比xilinx便宜了好多。

设计arria10，第一个要注意就是fpga芯片要做好各区电压的放电电路。至于为什么做放电电路，官方没有说明，只有在参考官方开发板才知道需要，所以fpga芯片结的所有电压都要做放电处理。

第二个，要注意上电和放电时序要求，一般来说越低的电压要要先上，下电的时候就是越低的电压要最后。一般很多板子都是用一个独立fpga供电来控制放电。比如单独的3.3v或者5v来控制0.9v内核，1.0v收发器，1.8v电压。

第三个，要注意vccbat 这个电压需要供电，加密时候是1.5v，不加密是1.8v，这个不供电导致不能启动设备。

第四个，如果做serdes或者ddr3，需要做上电模拟单元校验，需要接clkusr 这个引脚时钟，范围是100m-125m范围，不要超过，一般情况都是直接使用有缘晶振做的。

第四个，arria10做nios，由于软件问题，不能支持从epcql启动nios，这个千万要注意。如果要做nios咋办，只能用cfi flash。有的人问，cfi flash一定要连接fpp模式引脚吗？如果你做的nios，fpga配置在epcql，程序在cfi，cif不需要接fpp配置引脚，如果fpga配置程序和elf程序都在cfi，那必须用fpp模式，主要必须接一个单独cpld，要负责jtag程序更新。

第五个，arria10不太支持1.35v电压ddr3l，我不太清楚到底是什么问题，我该成1.5v电压，由于ddr3l兼容1.5v就可以操作ddr3l。否则总是模拟校验不成功。

第六个，收发器的电压最好设置在1.0v，不要设置0.9v。具体原因我不清楚导致什么情况。

第七个，关于收发器的初始化过程的，时钟校验过程。千万要注意，时钟校验过程是在配置过程中，所以这个时候，利用可编程时钟芯片产生时钟必须在配置时候产生。有的人，直接用cpld先配置时钟芯片，然后配置fpga代码。有的人固化可编程时钟芯片的时钟数据。注意： 不要把可编程时钟芯片的rst引脚接arria10的引脚。

第九个，设计电路之前，利用功耗评估参数，来整体评估各个电压所需的电流大小。

这个芯片对于吊丝来说太贵了，还是用以后低端的cyclone10.哈哈