双口BRAM的使用
附录：https://www.xilinx.com/support/documentation/ip_documentation/axi_bram_ctrl/v4_0/pg078-axi-bram-ctrl.pdf
发表于 2017/4/28 12:11:34
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vivado约束文件报错
'set_property' expects at least one object报XDC里面的set_property找不到正确的object，这个在vivado后续版本中都显示为警告，一般都是处于object的port名大小写问题。X...
发表于 2017/1/20 15:22:42
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vivado中PS-PL时钟倍频问题
问题描述：用zynq7020控制一个ADC，发现采样的数据总是实际值的1/2，ps侧启动的是linux系统；如果是用jtag直接控制的话，采样值就是正确的。测试中发现给adc的clk从20mhz变成了40mhz，这个adc工作时钟最大只能到...
发表于 2016/12/13 20:06:12
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Vivado之时序约束XDC
xilinx的约束文件主要包含两大类：时序约束（timing constraints）与物理约束（physical constraint）物理约束主要就是：IO管脚定义，bank电压分配，管脚逻辑电平等。时序约束包含下面这几类，常用的是对c...
发表于 2016/12/12 9:32:51
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Vivado中使用逻辑分析仪ILA
FPGA综合出来的电路都在芯片内部，基本上是没法用示波器或者逻辑分析仪器去测量信号的，所以xilinx等厂家就发明了内置的逻辑分析仪。在vivado中叫 ILA（Integrated Logic Analyzer），之前在ISE中是叫Chi...
发表于 2016/11/24 13:03:11
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vivado中通过AXI配置可调时钟输出
项目需要：实现一个可调的时钟，来探测实验对象的速率边界。范围1mhz-50mhz。现在时钟的产生一般都是PLL(Phase Locked Loop)实现的。锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。模拟...
发表于 2016/11/16 16:27:26
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Vivado中综合实现和出bit文件
接上一节的把IP搭建成原理图，这节说下综合实现和出bit文件。各Block都搭建完成后，选中这个bd右键，Generate Output Products主要是把IP参数和连接信息update到project中，同时也会检查错误。（一般sy...
发表于 2016/11/14 18:00:56
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Vivado中新建工程或把IP搭建成原理图
上一节说了怎么建自己的IP，下面把自己的设计方案用IP的方式搭建成原理图。新建project选择芯片型号xc7z020clg400-1既然vivado是按照IP原理图来设计的，首先是要添加block直接从IP Catalog中选择想要的IP...
发表于 2016/11/14 17:33:05
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Vivado中将verilog代码封装成IP
Xilinx的Vivado采用原理图的设计方式，比较直观适合大型项目，我们自己的code都需要封装成user IP。这里主要介绍怎么把多个关联管脚合并成类似bus的大端口第一大部分 选择source文件先新建一个project，把要pack...
发表于 2016/11/14 13:04:05
阅读（7806）
