Felix

在进行Verilog/VHDL Coding的时候，很多人喜欢先通过检查设计的RTL视图是否符合预期，然后在通过功能仿真和时序仿真来验证设计的功能正确性。 以Lattice Diamond/Radiant 开发工具中集成的Synplify Pro为例，用户可以在弹出的Synplify Pro的界面中的HDL-Analyst->RTL打开RTL视图（综合完成之后）。