【转】差分晶振LVPECL、LVDS、CML和HCSL输出模式介绍

发表于 2020/12/5 19:19:59 阅读（9404）

1.介绍

常见的查分晶振支持的信号类型有LVPECL（低电压正发射极耦合逻辑），LVDS（低电压差分信号），CML（电流模式逻辑）和HCSL（HighSpeed当前指导逻辑）。

差分信号通常具有快速上升时间，例如在100ps和400ps之间，这导致甚至很短的迹线表现为传输线。为了最小的反射，最佳的信号完整性和最小的EMI，必须正确地端接这些迹线。

大多数高速差分应用中的走线被设计为两个50Ω不连接的传输线（每个50Ω到GND平面）或一个100Ω的耦合差分跟踪对。

当迹线在一端或两端以阻抗匹配迹线阻抗端接时，实现最小反射。（有关源和/或负载终止策略的更多详细信息，请参阅附录A.）除了阻抗匹配之外，终端网络会影响接收机的直流偏置和交流电压摆幅。本应用笔记介绍了适当的阻抗匹配，直流偏置和交流摆幅电平的每种输出类型和推荐的端接方法。

2. LVPECL输出

LVPECL输出使用电流模式驱动器，主要用于适应多种信号格式。提供两种类型的LVPECL输出“LVPECL0”和“LVPECL1”，每种都适用于常用的不同终端方法，或者在某些定制应用中提供特定的优势。通常推荐LVPECL0和LVPECL1如下：

1. LVPECL0：器件输出端与负载终端电路交流耦合

2. LVPECL1：器件输出端与负载终端电路直流耦合

LVPECL0和LVPECL1的使用不限于刚刚列出的两种情况。它们也可用于特殊应用，如双重终端。以下部分提供有关使用LVPECL0和LVPECL1输出以及相关终端建议的更多详细信息。

2.1 .LVPECL1输出

图1：LVPECL1驱动器输出结构

LVPECL1驱动器的结构如图1所示。每个输出由两个电流源驱动：一个开关的16mA电流源和（或）一个专用的恒定6mA电流源。通常，通过50Ω电阻将输出端接到VDD-2V。当输出为高电平时，将输出22mA的电流（16mA + 6mA）。当它低时，它将只驱动6mA的电流。因此，在50Ω负载电阻上产生的电压将在1.1V至300mV之间变化，从而产生800mV的单端信号摆幅。由于输出电压与负载电阻的值成正比，电阻值的大幅变化可能导致电压摆幅过大。对于超出标称范围的信号波动敏感的系统，建议使用1％的精密电阻。

图2显示了直流耦合负载端接的LVPECL输出的典型终端网络。输出端接到终端电压（VT）的50Ω电阻，为传输线提供良好的阻抗匹配。在图2中，假设接收器输入阻抗为高（大于1kohm左右）。因此，50Ω电阻应尽可能靠近接收器放置，以避免形成未端接的短截线，从而导致信号完整性问题。注意，接收机可以以两种方式连接：直接连接到终端电路，或通过交流耦合电容器。当接收机偏置与终端电路提供的偏置不同时，使用后者。

图2：具有直流耦合并联分流负载端接的LVPECL

对于LVPECL电流驱动器，输出阻抗在几KΩ范围内，而对于大多数走线和电缆，SiT9102/9002/9107 LVPECL，LVDS，CML和HCSL差分驱动器的ZD输出端接近50Ω。这导致源反射系数（ΓS）接近100％（见附录A），从而反映了几乎所有从负载反射的信号。幸运的是，往返反射信号很小，因为大部分信号由于其低反射系数（ΓL）而被负载吸收。

在单独的终端电压不容易获得的应用中，形成戴维宁等效网络的上拉电阻和下拉电阻可以终止50Ω的传输线。这样一个网络在接收器处有效地建立了对VDD-2V终端电压的50Ω阻抗。该终止方法如图3所示; 请注意，3.3V和2.5V电源电压的电阻值不同。如在分流负载终端中，AC耦合电容器可以在需要时在终端网络和接收机之间使用。

图3：戴维宁等效网络的LEVPECL直流耦合负载终端

图4：具有Y偏压端接的LVPECL

在大多数情况下，戴维宁等效终端工作良好，但如果迹线之间或差分对的每一侧的电阻网络之间存在任何显着的失配，或者如果接收机对常见的接收机太敏感，则它可能对电源噪声敏感模式噪音图4显示了Y偏置终端网络，它提供了VDD-2V的有效终端电压，而不需要连接到VDD或访问额外的终端电压源。终端电压由通过R3的差分对电流的和产生。电容C1用于在终端电压下产生交流电。如以前的情况一样，交流耦合电容器可以在需要时在终端网络和接收机之间使用。

并行负载终止可能无法为某些LVPECL应用提供最佳的信号完整性，包括以下情况：

1、当终端网络难以接近接收机时，即从接收机处于0.1in到0.3in之内。在这种情况下，将终端网络连接到接收器的走线将显示为短线，并会降低接收器输入端的信号完整性。

2、当接收器输入端存在大容性负载时。当信号的快速边缘到达接收器时，这种容性负载将降低终端阻抗，导致较大的负载反射系数。这种反射将在源处反射后返回到负载很小的衰减。经验法则是，如果3.Tr/（π.CL）小于50Ω，其中Tr为20％至80％上升时间，CL为负载电容，则终止失配变得显着。

在这种情况下，源终止是一个更好的选择，可以通过将图2，图3和图4中所示的任何终端网络放置在驱动程序附近来实现（关于源终止的一般详细信息，请参见附录A.）

注意：图2，图3和图4中的终端网络不能用于低阻抗LVPECL（开放发射极）驱动器的源端接。这些驱动器需要源端接串联阻抗（见附录A）。

对于大多数应用，在源或负载上的单个端接使反射充分最小化。在某些情况下，可能无法单独实现与负载或源终端的良好匹配。一个有效的策略是双重终止。图5显示了LVPECL信号的双重终端示例。图2，图3和图4所示的终端网络的任何组合都可以在源和负载下使用LVEPCL输出。在双重端接情况下使用Y偏置端接时，对于3.3V和2.5V电源电压，R3分别为100Ω和36Ω。

图5：LVPECL双端接（源和负载）

通过在源极增加50Ω端接，向LVPECL驱动器提供25Ω等效负载，从而将差分信号摆幅从1600 mV降低到800 mV。如果该信号电平对于接收器不足，用户可以选择具有较高开关电流驱动器的振荡器的LVPECL0版本。这些振荡器中的开关电流源（见图1）从16 mA增加到22 mA，从而将25Ω负载的信号摆幅从400 mV增加到550 mV。

2.2.LVPECL0输出

图6：LVPECL0驱动输出结构

LVPECL0驱动器输出结构如图6所示。LVPECL0开关电流，为22mA。这有效地增加了输出的开关驱动能力LVPECL1模式为16mA至22mA。该模式的一个用途是具有AC耦合的LVPECL终端电路，如图所示SW我以下。

当LVPECL输出驱动具有不同于驱动器需要的终端电压的差分接收器时，通常推荐AC耦合终端。如图7所示，电容器用于阻断到负载终端和接收器的DC路径，允许接收机设置自己的终端电压。在这个例子中，接收器输入由50Ω电阻器偏置到由接收器要求决定的终端电压。由于电容器阻塞驱动器输出的直流通路，所以在输出端和地之间安装了额外的150Ω电阻，以提供所需的输出直流电流路径。

从交流的角度来看，源极上的R1 / R2电阻与负载上的50Ω电阻并联，导致对驱动器的等效负载为37.5Ω。为了获得负载上的额定LVPECL信号摆幅，用户应选择具有22 mA电流驱动器的SiT9102的LVPECL0输出模式，从而将标称信号摆幅增加到825 mV。

图7：负载端接AC耦合应用中的LVPECL0

3.HCSL输出

图8：HCSL驱动输出结构

HCSL输出结构（见图8）由通常通过50Ω电阻器接地的15 mA开关电流源驱动。标称信号摆幅为750 mV。如图9所示，HCSL接口通常以50Ω负载源极端接。输出端的漏极开路晶体管在几千欧姆的范围内具有相当高的阻抗。从AC标准点，输出晶体管的阻抗与50Ω负载电阻并联，导致等效电阻非常接近50Ω。由于该接口中使用的迹线具有50Ω的特性阻抗，所以从源极反射的任何信号都将被吸收。通常，两个小电阻R1和R2（见图9）与高阻抗驱动器串联放置。它们通过减慢电流从输出的快速上升起作为过冲限制，并且对源的阻抗匹配没有影响。一般推荐使用20Ω这些电阻。

图9：HCSL接口终止

4.LVDS输出

图10：LVDS驱动输出结构

LVDS是一种高速数字接口，适用于需要低功耗和高抗噪声能力的许多应用。 LVDS使用具有低电压摆幅的差分信号以高速率传输数据。图10显示了LVDS驱动器的输出结构，其中包括通过开关网络连接到差分输出的3.5 mA额定电流源。输出通常连接到接收端端接100Ω电阻的100Ω差分传输线。电阻的阻抗与传输线的阻抗匹配，并为信号提供电流路径。共模电压规定为1.2V。

信号切换分别由标有A，B，C和D的四个晶体管完成。由于接收器的阻抗通常很高，所以驱动器中几乎所有的电流将流过100Ω电阻，导致电压差接收器输入之间为350 mV。在图10中，当信号IN为低电平时，晶体管A和B将导通;电流将流过晶体管A和100Ω电阻，并通过晶体管B返回。当信号IN为高电平时，晶体管C和D将为打开; 电流将流过晶体管C和100Ω电阻，并通过晶体管D返回，导致接收器上的-350mV电压。

对于接收器，流过终端电阻的电流的方向确定是否记录正或负差分电压。正差分电压代表逻辑高电平，而负差分电压表示逻辑低电平。

一般有两种类型的LVDS输出摆幅：正常和高电平。正常摆幅版本具有3.5 mA电流源，而高摆幅版本具有7 mA电流资源。高摆放型设计用于双端接配置。这两种版本都适用于3.3V和2.5V应用。

4.1.直流耦合应用的终止建议

具有100Ω差分走线的LVDS接口通常在接收端通过端接在接收器的差分输入端的100Ω电阻端接（参见4.1关于直流耦合应用的终端建议图11）。一些接收器内置了100Ω电阻片，无需外部端接。

图11：负载下的LVDS单直流端接

对于大多数应用，负载下的单个终端就足够了。在负载反射系数相对较高的情况下，双重端接装置可以减少整体往返（见图12）。（有关使用单端和双端接装置的更多信息，请参见附录A.）在源极和负载两端都有一个100Ω电阻，输出驱动器的等效电阻降至50Ω，使输出信号摆幅切为一半。

图12：LVDS双DC终端

4.2交流耦合应用的终止建议

如果LVDS驱动器和接收器使用不同的共模电压工作，则建议使用AC端接。电容器用于阻挡来自驱动器的直流电流路径; 在这种情况下，接收机必须实现自己的输入偏置电路。

交流耦合可以配置为负载时的单个端接或双端接。通过单个负载终端，如图13所示，交流耦合电容器应放置在终端电阻和接收器之间，以适当的直流偏置驱动器。对于双端接的链路，AC耦合电容可以放置在负载终端电阻之前（图14）或之后（图15）。双摆动可以使用高摆幅版本。

图13：负载下的LVDS单交流端接

图14和图15所示的双重端接仅在交流电容器的位置上有所不同。图14中的电容器由流过差分电阻的一半的共模电流充电，这相当于50Ω。另一方面，图15中的电容器通过电流通过接收机输入的电阻进行充电，该电阻可以在千欧姆的范围内。在时钟启动期间，图14所示的电容器的充电速度要比图15所示的电容快得多。因此，有效的时钟信号可以在接收器的早期使用。如果快时钟启动很重要，则图14所示的配置是比较理想的。

图14：LVDS双交流端接，电容接近源极

在数据传输应用中，图15所示的配置可能更有利。由于其较高的RC时间常数，它可以维持长度为1s和0s的数据序列，而不会出现显着的电压下降。

图15：LVDS双电源端接，电容接近负载

5 .CML输出

图16：CML驱动程序输出结构

CML驱动器由NMOS开漏差分对和8 mA恒流源构成。输出结构如图16所示。由于漏极开路晶体管仅能够降低信号，因此需要外部上拉电阻。跨50Ω电阻的电压摆幅通常为400 mV。

CML时钟可以工作在3.3V，2.5V和1.8V。支持两个输出信号摆幅版本：正常和高。正常摆动版本配有8 mA电流源，而高摆幅版本具有16 mA电流源。

5.1.直流耦合应用的终止建议

图17：具有单个DC负载终止的CML

典型的CML终端如图17所示。差分输出上拉到终端电压。在大多数情况下，驱动器电源电压（VDDDR）用于VT。但是，在驱动器和接收器工作在不同VDD的应用中，VT通常设置为驱动器电源电压或两个VDD中较高者，只要它不超过驾驶员或接收机的最大允许电压。

对于双重端接策略，源极和负载通常都会端接到相同的VT，如图18所示。由于两个50Ω终端电阻并联连接到输出，因此其等效电阻降至25Ω，导致输出摆幅减少50%。 16 mA电流驱动器的CML高摆幅版本，以将信号摆幅恢复到400mV。

图18：具有双直流端接的CML

5.2.交流耦合应用的终止建议

如果接收机需要与终端提供的不同的输入偏差，则应使用交流终端。接收器的直流路径被电容器阻挡，因此用户必须为接收器输入提供单独的偏置电路。在许多情况下，负载端的单个终端就足够了（参见图18）。 VT通常是驱动器的VDD。

图19：负载下的CML单交流端接

为了更好的信号完整性，可以使用如图20和图21所示的双终端配置。 CML高摆放版本可用于双端接，以保持400 mV信号摆幅。如在关于与LVDS链路的AC耦合的讨论中，图20和图21所示的AC耦合的主要区别是共模信号的有效时间常数。第一个提供较短的时间常数，这可能有利于在时钟应用中更快地获得稳定的信号。图21中所示的较长时间常数在数据承载链路中可能是优选的，以维持具有较长1和0的数据序列，而不会经历显着的电压下降。

图20：CML双交流端接，电容接近源极

图21：CML双交流端接，电容靠近负载

5.3 CML到LVDS终止建议

具有上面介绍的CML信号提供了独特的特征，这在具有非CML接收器（例如LVDS）的应用中可能是有吸引力的。这些好处包括：

1、比其他信号类型更低的电流消耗。在典型的条件下，相对于LVDS的电流节省在22mA至27mA的范围内

2、1.8V电源电压支持

3、轻微降低抖动

图22所示的电路允许将CML输出直接连接到LVDS输入。分压器R1 / R2产生有效的1.5V终端电压，而0.1μF为50Ω终端电阻提供交流接地。CML输出支持所有VDD选项（VDD = 3.3V，2.5V和1.8V）的正常摆动部分的低至1.5V（±5％）的终端电压。惩罚通常是上升/下降时间增加10％。这种终端电压导致1.3V的共模以满足LVDS接收机的要求。应选择R1和R2值以在节点VT处获得1.5V：

其中IDC=8mA表示通过终端电路的直流电流（R1 || R2）。一个合理的选择是去除R2，即，mAI DC = 8R2 =∞，这导致R1的以下值：

• VDD=3.3V Æ R1=225Ω, 1%

• VDD=2.5V Æ R1=125Ω, 1%

• VDD=1.8V Æ R1=37.5Ω, 1%

图22：CML到LVDS分流终端网络

将CML输出连接到LVDS输入的另一种方法是使用交流耦合电容去耦合直流电平，如图23所示。偏置电路R1 = R3和R2 = R4应设计为提供1.25的LVDS失调电压 V在接收器。终端电阻器，交流耦合电容器和偏置网络应放置在接收器附近，以获得最佳的信号完整性。从AC的角度来看，偏置网络阻抗与终端电阻并联。为了避免由于偏置网络引起的重大失配，R1 || R2应大于1kΩ。

图23：具有交流耦合和直流偏置电路的CML至LVDS接口

图23所示的AC耦合方法也可用于将CML输出接口连接到LVPECL输入，只要偏置网络被设计用于LVPECL电路的标称偏移，通常为VDD-1.3V。

6.结论

本应用笔记介绍了SiT9102，SiT9002和SiT9107差分输出驱动器结构以及四种类型差分输出（LVPECL，HCSL，LVDS和CML）中最常用的AC耦合和DC耦合端接建议。另外，多个电流强度这些时钟中的选项支持双重终止策略，而不会牺牲信号摆幅电压。通过丰富的输出类型，用户可以轻松找到符合其设计要求的产品。

7.附录A：传输线终端阻抗匹配

任何痕迹的印刷电路板（PCB）或电缆都作为传输线电气长度大于正在信号的20％至80％上升时间的一半发起了追踪。适当的终止是最佳信号完整性的重要因素。这个附录讨论源，负载和双重终止策略。

图24：传输线并联负载终止

图24（a）和（b）示出了以ZL的并联负载阻抗端接的传输线并由电压或电流信号驱动。一旦信号到达另一侧的负载线路的一些能量将被负载吸收，其余的将反射回来资源。反射信号与入射信号的比率称为反射系数计算如下：

如果以与迹线相同的阻抗来终止负载，即ZL =Z0 ，ΓL=o，这意味着没有信号将反射回来。如果负载阻抗与走线的阻抗不匹配，一些信号将反映到源头。反射信号的一小部分将反射回负载取决于源反射系数，计算如下：

在负载下看到的整体反射是通过的往返反射的结果传输线，可以使用往返反射系数ΓRT计算，计算如下：

为了获得最佳信号完整性，往返反射ΓRT应最小化。一个很大的价值ΓRT可能导致信号余量减少，数字应用中的额外触发边缘或过大在负载下振铃。

对于电压驱动器SiT9102/9002/9107的输出端接LVPECL，LVDS，CML和HCSL差分驱动器图24（a），= 0 ZS，其导致Γ= -1S，而对于电流驱动器在图24（b）中，∞=，导致ZSΓ= +1 S。在这两种情况下，所有的能量从负载反射的信号将反射回负载，导致ΓRT=Γ-L和Γ=ΓLRT为图24（a）和图24（b）。因此，负载阻抗应该匹配良好的跟踪，以避免信号完整性问题。

7.2.源终止

图25：传输线源终端

在某些应用中，难以在负载下正确终止传输线例如，由于负载处的不受控制的阻抗或无法将终端置于关闭状态到线路末端的接收机电路。在这种情况下，源终止策略如图25（a）和（b）所示。接收机被假设为高阻抗，其导致负载反射系数为1（Γ= +1L）。信号将反映到源，当ZS是时，许多能量被源阻抗吸收与Zo匹配，只有一小部分将反映到负载。往返反射系数将会是ΓRT=ΓS。

7.3.双重终端