原文地址：http://blog.csdn.net/renshengrumenglibing/article/details/8241317

使用FPGA实现各种算法时，状态机是很常用的方法，在SysGen中有两种非常简便的方法构建状态机，一是使用Mcode，以switch-case语句轻松实现，二是使用SysGen自带状态机模块。

     状态机

假设我们要从01序列中检测出1011序列，则状态机模型如下

Next State Matrix：[0 1; 2 1; 0 3; 2 1]

Output Matrix ： [0 0; 0 0; 0 0; 0 1]

一、使用Mcode实现

上一篇博客讲解了在Sysgen中Mcode的限制能力，这里直接使用

构建模型如下：

Singal From Workspace用于产生一个01序列，作为输入信号。

gatwayIn将数据类型转化为UFix_1_0

添加Mcode函数stateMcode.m

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1. function [nextState, matched] = stateMcode(currentState, din)  

2. % This is the update function for detecting a pattern of 1011  

3. % This function represents a stateless and combination logic block.  

4. % The output nextState should be to a register, and the output  

5. % of the register should be fed back to the input currentState.  

6. % Because the state register block has a feed back connection, in  

7. % order to propagate the port prototypes automatically, the prototype  

8. % of nextState should be determined only by constants or through  

9. % an explicity xfix() call.  

11.   seen_none = 0; % initial state, if input is 1, switch to seen_1  

12.   seen_1 = 1;    % first 1 has been seen, if input is 0, switch  

13.                  % seen_10  

14.   seen_10 = 2;   % 10 has been detected, if input is 1, switch to  

15.                  % seen_1011  

16.   seen_101 = 3;  % now 101 is detected, is input is 1, 1011 is  

17.                  % detected and the FSM switches to seen_1  

19.   % the default value of matched is false  

20.   matched = false;  

22.   switch currentState  

23.    case seen_none  

24.     if din==1  

25.       nextState = seen_1;  

26.     else  

27.       nextState = seen_10;  

28.     end  

29.    case seen_1 % seen first 1  

30.     if din==1  

31.       nextState = seen_1;  

32.     else  

33.       nextState = seen_10;  

34.     end  

35.    case seen_10 % seen 10  

36.     if din==1  

37.       nextState = seen_101;  

38.     else  

39.       % no part of sequence seen, go to seen_none  

40.       nextState = seen_none;  

41.     end  

42.    case seen_101  

43.     if din==1  

44.       nextState = seen_1;  

45.       matched = true;  

46.     else  

47.       nextState = seen_10;  

48.       matched = false;  

49.     end  

50.    otherwise  

51.     % if nextState is not assigned outside the switch statement,  

52.     % an otherwise statment is required  

53.     nextState = seen_none;  

54.   end  

Scope效果如图：

二、使用Mealy State Machine模块实现

构建模型：

设置Mealy State Machine参数，就是状态机的参数

仿真结果如下：

在进行FPGA图像处理时，经常会用到状态机，这几天刚学习过，记录一下，其实使用Verilog直接实现也不是很难，只是会比SysGen稍微麻烦一些，修改起来也会花费更多的时间。

Model Based Design 在Xilinx 的工具中逐渐得到加强，相信以后会更加的方便。