Xilinx FPGA开发板空PCB
手头上有不少闲置的FPGA开发板空PCB，板子上主芯片是XilinxSpartan3PQ208封装的xc3s200/xc3s400(这两颗FPGA芯片管脚完全兼容)。板载电路有：xc3s200/xc3s400；主时钟50MHz；FPGA配置ROM；FPGA下载JTAG电路；两个
发表于 2010/5/27 20:30:39
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SRAM操作一点通
最近操作了诸如UT62256,GM76C256,IS61LV5128等SRAM芯片，基本上他们的时序操作大同小异，在这里总结一些它们共性的东西，也提一些简单的快速操作SRAM的技巧。这里就拿刚用着的IS61LV5128说吧，它的管脚分配如下：具体什么功能我就不废话，上面
发表于 2010/5/27 20:24:47
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一种64色VGA的设计思路
上周末和好友小陈继续探讨VGA的真彩色硬件电路时，他给我提供了一个很新颖的想法（至少我个人这么是这么认为的）。一般的VGA做8色的设计其实硬件电路无非下图所示：虽然严格来说五个信号接口的逻辑高电平是0.7V，但是接3.3V加个电阻其实也是可以工作
发表于 2010/5/27 20:21:49
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FPGA/CPLD设计中的逻辑复制
逻辑复制时一种通过增加面积而改善时序条件的优化手段。逻辑复制最常使用的场合时调整信号的扇出。如果某个信号需要驱动后级很多单元，换句话说，也就是其扇出非常大，那么为了增加这个信号的驱动能力，就必须插入很多级Buffer，这样就在一定程度上增加了这个信号的路径
发表于 2010/5/26 20:28:34
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CPLD+SRAM+MCU+LCD 项目小结
这两天起早摸黑两个人的力量总算把这个项目搞定了，其实主要做的就是我的CPLD这一块，这都是第三周末了，算是实实在在的第一个自己的项目吧。该好好总结总结了，这两天调试的过程让自己成长了许多。还是想写点什么把自己的感
发表于 2010/5/26 20:26:35
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不同的verilog代码风格看RTL视图之三
我们来做一个4选一的Mux的实验，首先是利用if…else语句来做，如下。（由输入xsel来选择输出的路数xin0,xin1,xin2,xin3其一，输出yout）Ex3:inputclk;inputxin0,xin1,xin2,xin3;input[1:0]xsel;outputyout;regyoutr;always@(
发表于 2010/5/26 20:25:46
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不同的verilog代码风格看RTL视图之二
这次要说明的一个问题是我在做一个480*320液晶驱动的过程中遇到的，先看一个简单的对比，然后再讨论不迟。这个程序是在我的液晶驱动设计中提取出来的。假设是x_cnt不断的增加，8bit的x_cnt加一个周期回到0后，y_cnt加1，如此循环，本意是要让下面的do
发表于 2010/5/26 14:33:30
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不同的verilog代码风格看RTL视图之一
刚开始玩CPLD/FPGA开发板的时候使用的一块基于EPM240T100的板子，alter的这块芯片虽说功耗小体积小，但是资源还是很小的，你写点稍微复杂的程序，如果不注意codingstyle，很容易就溢出了。当时做一个三位数的解码基本就让我苦死了，对codingstyle的重要性也算是有一个比
发表于 2010/5/26 14:30:11
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CPLD控制小板
最近忙CPLD+SRAM+MCU+VGA的程序，现成的板子做的比较郁闷，至今没有完全搞定，还在郁闷中！。BLOG多日无心打理，发个前些日子画的小板，还望各路高手指点一二！板子主控CPLD，外有和MCU,SRAM,VGA的接口，当然时钟电路，复位电路，JTAG电路少不了。
发表于 2010/5/26 14:28:04
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基于FPGA的SDRAM设计——模块化设计思路
题记：基于FPGA的SDRAM设计是个大题，以后多篇日志将会涉及到这个主题，今天先从总体上把握SDRAM的FPGA设计思想，也即介绍模块化的设计思路，以后还会具体深入的配合verilog源代码来展开介绍。（为了保持文章的原创性，本文的介绍文字均由特权同学根据自己的理解和认识
发表于 2010/5/26 14:23:54
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TestBench的IIC从机设计
这个testbench的编写是基于之前日志里的基于FPGA的IIC通信而做的，原来只是做了简单的主机写随机地址EEPROM，然后主机读随机地址EEPROM，都是只有一个字节的，做的是最简单的通信。所以这次testbench设计IIC从机也是和前面的相对应的。Testbench代码
发表于 2010/5/26 14:21:15
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Testbench仿真串口自收发通信
以前仿真用的都是ISE自带的TestBenchWaveform。图形化界面，只要点点添加把信号拉高或者拉低进行激励添加，可谓方便快捷。但是所有的仿真激励都用TBW里做恐怕在大一些的项目模块仿真时就会遇到困难了，之前的IIC收发通信用TBW里添加仿真激励就显得有些为难了，所以在对R
发表于 2010/5/25 19:43:31
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FPGA驱动VGA图像显示
由于图像信息用的是黑白的BMP，也就是说1bit代表1个像素点的色彩信息，这样一来是为了节省FPGA的ROM资源（由于没有外界rom或者ram，只能用FPGA生成一片512x640-bit的ROM做实验），二来FPGA与VGA之间只是简单的数字I/O接口，没有DA进行过度，色彩最多也就8色。&nbs
发表于 2010/5/25 19:41:13
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可综合的verilog语法子集
常用的RTL语法结构如下：☆模块声明：module……endmodule☆端口声明：input,output,inout（inout的用法比较特殊，需要注意）☆信号类型：wire,reg,tri等，integer常用语for语句中（reg,wire时最常用的，一般tri和integer不用）☆参数定义：parameter
发表于 2010/5/25 19:35:01
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关于SDRAM（强烈推荐）
SP306的板子上有两块三星的内存颗粒（K4S641632K），可不能闲着，在把板子的其它资源消化了以后，当然就应该拿它开刷了。今天本想看看给的参考代码，郁闷的是乱做一团，下的datasheet也是不太详尽，让人摸不着头脑。其实应该还是对SDRAM的读写时序理解的不够透彻，知道
发表于 2010/5/25 10:38:55
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