Virtex下载电路调试
第一次使用XilinxUSB下载电缆，也是第一次测试自己的Xilinx板子。刚做的Virtex板子的下载电路设计犯下了几个很低级的错误，原本USB下载接口的定义如下：结果做板子的时候借用他人的电路，也没太留意画PCB的封装和实际
发表于 2010/6/30 14:43:55
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硬件设计杂感
特权同学业余时间里会接一些小活，做一些FPGA的小项目。这些小项目虽小，生产周期也短，但是这些小项目仍然从某种意义上遵循着硬件开发设计的一些既定的流程。可谓麻雀虽小五脏俱全。特权同学感觉从中学到了很多在分工明确的工作体系环境中学不到的东西，对于硬件设计的
发表于 2010/6/30 14:21:42
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基于Quartus II的在线调试方法
细算一下，发现Altera在QuartusII工具中居然提供了五种不同的在线调试方法。这里的在线调试是指协助或不借助于外部工具的FPGA板级调试。这些方法调试形式上稍有不同，互有优劣，目的都是为了帮助设计者更有效的完成板级验证。至于在面对这些方法时如何选择更适合特定的
发表于 2010/6/30 14:20:01
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《基于FPGA的快速系统原型开发》CH3.2.1译
3.2.1需求阶段为了以最少的迭代次数快速实现设计,工程需求应该清晰、明确且保持稳定。需求文档不一定很正式——可以像微软Word中的简报一样简单——但是理想状态下需求文档应该尽可能完整且易于维护。包含表格的文档或者电子表格
发表于 2010/6/29 20:59:31
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大话存储器——存储器无处不在
特权同学对存储器的认识也许还很肤浅，但是不要紧，学习靠积累，靠总结。希望在大话存储器的一些文章里总结归纳一些和存储器相关的知识，也希望能够理出一条清晰的思路，让大家也让我自己对存储器有更深入的认识何了解。提到存储器相信没有人会陌生，也许你的第一
发表于 2010/6/29 20:57:00
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《基于FPGA的快速系统原型开发》CH3.2译
3.2FPGA设计流程高层次的FPGA设计流程包含了需求分析、结构设计、实现以及验证。在需求分析阶段，定义并完善高层次的需求，这一阶段的任务是完成系统功能的说明。下一阶段是结构设计阶段，这一阶段进行厂商、器件型号和开发工具的选择，也是对设计团
发表于 2010/6/27 21:26:29
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《ModelSim SE Command Reference》笔记1
《ModelSimSECommandReference》命令：.mainclear说明：“.mainclear”命令清除清除脚本。该行为如同：File>Transcript>ClearTranscriptmenu。命令：.wave.treeinterrupt说明：该命令将停止wave窗口的波形绘制，对于终止一个需要很长时间显
发表于 2010/6/27 21:21:51
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《基于FPGA的快速系统原型开发》CH3.1译
3.1概述与其它工程学科一样，绝大多数成功的FPGA设计团队都遵循着一套固有的设计流程。对于大多数的工程项目，开发流程中每个设计阶段的顺序及其相互间的关系都是固定的。高层次FPGA设计流程包括了从设计需求的
发表于 2010/6/26 19:58:16
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《基于FPGA的快速系统原型开发》CH3译——前言
首先,很感谢riple兄给大家推荐了《RapidSystemPrototypingwithFPGAs》这本相当不错的书，尽管目前没有中文版面世，但是并不妨碍我们这些FPGA开发菜鸟对其产生浓厚的兴趣。感谢riple兄翻译了第四章的内容（http://blog.chinaaet.com/detail/3938.html），这两天我也只是
发表于 2010/6/26 19:51:06
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底层硬件如何实现浮点运算
首先，我们需要明确一个概念：FPGA所能表示的信号电平只有0和1。如表1所示，如果给出一组16位二进制数据，一般人肯定会很自然的认为它代表的是一组相应的10进制整数。表116位二进制数据10进制数据16’b0000_0000_0000_000116’d116’b0000_0001_00
发表于 2010/6/26 19:44:12
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基于FPGA的跨时钟域信号处理 ——借助存储器
为了达到可靠的数据传输，借助存储器来完成跨时钟域通信也是很常用的手段。在早期的跨时钟域设计中，在两个处理器间添加一个双口RAM或者FIFO来完成相互间的数据交换是很常见的做法。如今的FPGA大都集成了一些用户可灵活配置的存储块，因此，使用开发商提供的免费IP核可
发表于 2010/6/25 12:14:58
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基于FPGA的跨时钟域信号处理 ——亚稳态
基于FPGA的跨时钟域信号处理——亚稳态在特权的上篇博文《基于FPGA的跨时钟域信号处理——专用握手信号》中提出了使用专门的握手信号达到异步时钟域数据的可靠传输。列举了一个简单的由请求信号req、数据信号data、应答信号ack组
发表于 2010/6/25 12:11:33
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recovery时序优化一例
TimeQuest中的recovery/removal检查是对工程中的各种异步控制信号（包括异步复位信号、异步使能信号等）的时序进行分析。recovery时间是指在有效时钟沿到来之前异步控制信号必须保持稳定的一段时间，和数据的建立时间概念是相似的；removal时间是指在有效时钟沿到来之后
发表于 2010/6/25 11:39:04
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基于FPGA的跨时钟域信号处理——专用握手信号
在逻辑设计领域，只涉及单个时钟域的设计并不多。尤其对于一些复杂的应用，FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差，也可能没有任何频率关系，即通常所说的不同频不同相。图1是一个跨时钟域的异步通
发表于 2010/6/24 10:48:20
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